FPGA工程师面试试题集锦1~10

目录

1：什么是同步逻辑和异步逻辑？

2：同步电路和异步电路的区别：

3：时序设计的实质：

4：建立时间与保持时间的概念？

5：为什么触发器要满足建立时间和保持时间？

6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

7：系统最高速度计算（最快时钟频率）和流水线设计思想：

8：时序约束的概念和基本策略？

9：附加约束的作用？

10：FPGA设计工程师努力的方向

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1：什么是同步逻辑和异步逻辑？（汉王）

       同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

2：同步电路和异步电路的区别：