FPGA工程师面试试题集锦81~90

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81：用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage？

 82：IC设计中同步复位与异步复位的区别？

83：MOORE与MEELEY状态机的特征？

84：多时域设计中,如何处理信号跨时域？

85：说说静态、动态时序模拟的优缺点？

86：为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?

87：latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的？

88：什么是状态图？

89：用VERILOG或VHDL写一段代码,实现消除一个glitch？

90：sram,falsh memory,及dram的区别?

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81：用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出
carryout和next-stage？

process(sig_intel)
begin
       case sig_intel is
              when "000" => carryout <= '0';
                                   next_state <= '0';
              when "001" => carryout <= '1';
                                   next_state <= '0