FPGA工程师面试——时序约束知识17题

目录

1.时序约束的概念和基本策略

2.FPGA设计中如何实现同步时序电路的延时？

3.什么是同步逻辑和异步逻辑？

4.同步电路和异步电路的区别？

5.同步设计的原则

6.时序设计的实质

7.对于多位的异步信号如何进行同步？

8.什么是时钟抖动？

9.建立时间与保持时间的概念？

10.为什么触发器要满足建立时间和保持时间？

11.什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

12.如何防止亚稳态？

13.系统最高速度计算（最快时钟频率）和流水线设计思想

14.多时域设计中，如何处理信号跨时域？

15.说说静态、动态时序分析的优缺点？

16.给了reg的setup，hold时间，求中间组合逻辑的delay范围

17.时钟周期T，触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件

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1.时序约束的概念和基本策略

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。
策略：附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑的PAD TO PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
附加约束的作用：1、提高设计的工作频率（减少了逻辑和布线延时）；2、获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3、指定FPGA/CPLD的电气标准和引脚位置。

2.FPGA设计中如何实现同步时序电路的延时？

 首先说说异步