网络故障模型之Transition Delay VS Path Delay

随着集成电路工艺技术的不断进步，今天的集成电路产品具有体积小，集成度高，性能好等特点。一个合格的集成电路产品不仅要实现特定的功能，更要在满足一定性能要求的前提下功能正确。而在130nm及以下的工艺中，人们越来越多的观测到这样一个问题：低频时钟的时候，制造出的芯片功能正确；但当提高到一定程度时就会导致芯片不能正常工作。这种性能相关，导致芯片产品不能满足时序设计需求的制造缺陷正越来越成为影响芯片质量的主要因素之一。

Transition Delay VS Path Delay

传统的stuck-at故障模型已不能充分覆盖这一类问题，因而新的delay故障模型应运而生。对delay故障模型求解的结果就是产生出所谓的at-speed测试向量。此类测试向量的应用对减少芯片DPM(Defect Per Million)，提高产品良率有着非常明显的效果。本文的重点不是介绍at-speed测试向量，而是通过对两类主流的delay故障模型的比较，让读者更好得了解相关问题，并彻底掌握delay故障模型。

Transition delay和path delay是业界广泛采用的两种delay故障模型。下面我们就从不同的方面来比较剖析这两种故障模型。

1、模型定义

Delay故障是一个很直观的概念，它是指在芯片某区域的过度延迟导致其不能在一个系统时钟周期内完成数据的传递。

Transition delay模型是模拟CUT(circuit under test)中某一node上的过度延迟，该延迟大到令所有经过其的时序路径都不能在系统时钟周期内完成数据的传递。在具体实现中，定义中的node通常是指gate的输入输出信号。

Path delay模型则是模拟时序路径上的gate及连线的累积delay。相比较transition delay模型，Path delay更接近于芯片中的实际问题。

2、故障集

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