FPGA面试专题——地址生成器设计

1、题目：

设计地址生成器。 [nVidia 2008]
要求依次输出以下序列：
0,8,2,10,4,12,6,14,1,9,3,11,5,13,7,15,
16,24,18,26,.................................,31,
32,40,34,42,.................................,47,
48,56,50,58,.................................,63,
64,72,66,74,.................................,79

2、解析：

先找出这组数据的变化规律：

• 以第一行为例共16个数：每两个为一组，差8；

• 每8个为一组，后一组是前一组的加1；

• 上下两行之间差16；

因此需要4个计数器：第一个用来数每2个一组的（0,8），第二个数每8个一组的（0,8,2,10,4,12,6,14,），第三个数每16个一组的（第一行），第四个来数共4行。

3、设计

`timescale 1ns / 1ps
//
//


module sen_gen(
input clk,
input rst_n,
output reg [15:0]addr
    );
    
reg [7:0]cnt1;
wire end_cnt1;
wire add_cnt1;
reg [7:0]cnt2;
wire end_cnt2;
wire add_cnt2;
reg [7:0]cnt3;
wire end_cnt3;
wire add_cnt3;
reg [7:0]cnt4;
wire end_cnt4;
wire add_cnt4;

  always @(posedge clk or negedge rst_n) 
  begin
      if(!rst_n) 
        begin
          cnt1 <= 0; 
        end
      else if (add_cnt1) 
        begin     //在加1 条件下
           if(end_cnt1) cnt1 <= 0;  //判断是否为最后一个值， 如果是 ，计数器清0，
           else cnt1 <= cnt1 + 1'b1;//如果不是，计数器加1 
        end
      else cnt1 <= cnt1;
  end
   
  assign add_cnt1 = 1         ;   //一直数数
  assign end_cnt1 = add_cnt1 && cnt1 == 2-1;  //end_cnt是最后一个值
  
  always @(posedge clk or negedge rst_n) 
  begin
      if(!rst_n) 
        begin
          cnt2 <= 0; 
        end
      else if (add_cnt2) 
        begin     //在加1 条件下
           if(end_cnt2) cnt2 <= 0;  //判断是否为最后一个值， 如果是 ，计数器清0，
           else cnt2 <= cnt2 + 1'b1;//如果不是，计数器加1 
        end
      else cnt2 <= cnt2;    
  end
   
  assign add_cnt2 =   end_cnt1       ;   //add_cnt 为加1的条件
  assign end_cnt2 = add_cnt2 && cnt2 == 4-1;  //end_cnt是最后一个值
  
  always @(posedge clk or negedge rst_n) 
    begin
      if(!rst_n) 
        begin
          cnt3 <= 0; 
        end
      else if (add_cnt3) 
        begin     //在加1 条件下
           if(end_cnt3) cnt3 <= 0;  //判断是否为最后一个值， 如果是 ，计数器清0，
           else cnt3 <= cnt3+ 1'b1;//如果不是，计数器加1
        end
      else cnt3 <= cnt3;   
  end
   
  assign add_cnt3 = end_cnt2   ;   //add_cnt 为加1的条件
  assign end_cnt3 = add_cnt3 && cnt3 == 2-1;  //end_cnt是最后一个值
  
  always @(posedge clk or negedge rst_n) 
    begin
      if(!rst_n) 
        begin
          cnt4 <= 0; 
        end
      else if (add_cnt4) 
        begin     //在加1 条件下
           if(end_cnt4) cnt4 <= 0;  //判断是否为最后一个值， 如果是 ，计数器清0，
           else cnt4 <= cnt4 + 1'b1;//如果不是，计数器加1 
        end
      else cnt4 <= cnt4;   
  end
  
  assign add_cnt4 = end_cnt3       ;   //add_cnt 为加1的条件
  assign end_cnt4 = add_cnt4 && cnt4 == 5-1;  //end_cnt是最后一个值
  
  always@(posedge clk ) 
  begin
      addr <=  cnt4*16 + cnt3*1 + cnt2*2 + cnt1*8;//加多少的关系由乘法来决定
  end 
endmodule