STI、LOD与WPE概念2：减少或避免WPE/STI效应对IP模块设计的影响

根据网络资料整理

随着深亚微米工艺的发展，CMOS制造工艺对设计的影响也越来越大。在0.18um以前都可以忽略的工艺影响，在工艺一步一步发展的情形下，制造工艺所带来的影响变成了芯片设计中不可忽视的因素。本文诠释了制造工艺的两个重要效应：STI、WPE。通过对两种效应的分析，提出了在芯片设计阶段考虑它们的必要性。特别是针对IP模块级别的设计，本文给出了在电路设计阶段和版图设计阶段时，如何减小或者避免这两种效应的方法，并且分析和讨论这些方法的优缺点。

电路设计中减小STI、WPE的影响

在电路设计阶段，在版图设计没有进行或还没有完成时，我们并不能准确预测到完成后的版图会对电路带来怎样的影响。在这个阶段，我们如何尽量避免这些效应呢？在此，对于IP模块设计者给出几种方法可供参考。
方法一：
预先估计MOS管的SA、SB和SC的值，再进行仿真调试，进而达到理想的设计值。
根据制造工艺的设计规则要求，电路设计者可以预估常规MOS管的SA、SB和SC的值，从而较快的进行较为准确的电路设计。对于具有大驱动能力的MOS管，这种方法也很适用。但是由于预估的SA、SB和SC的值不会100%准确，所以会有少量的误差。

比如原始语句是:

.SUBCKT TOP Z A
M1 Z A IN VSS w= 2.000000 l=0.130000 m=2
……
.ENDS TO