1.HDL 硬件描述语言 抽象分级
HDL这里主要说verilog 在描述硬件电路时分为三个抽象级别
行为级模型:主要用于test bench,着重系统行为和算法,不在于电路实现,不可综合(常用描述有initial,fork/join,task,function,repeat,wait,event,while等)。
•RTL级模型:主要用于集成电路的设计(ASIC,SOC或FPGA等),重点在于电路实现,在于如何在timing,area和power中做出平衡。可综合出门级电路。(常用描述有module,always,case,assign等)。
•门级模型:主要用于后端的物理实现,它是实际电路的逻辑实现,通常由RTL级模型综合出来的,(常用描述有逻辑门,UDP,线网等),门级模型还用于开发小规模的元件。
我们常见的门级模型的verilog有 stdcell的仿真模型(即 .v文件), mem的仿真模型,第三方IP的gate_level级仿真模型【因为第三方IP常常会提供rtl级和gate-level级两种仿真模型。RTL级仿真模型用来功能仿真,gate-level用来前防(zero-delay)和后防(带延时仿真)