UCIe-Chiplet新时代革命？Chiplet互联互通的时代到来了！

就在2022年3月2日，ASE、AMD、Intel、微软、高通、三星、台积电等十大行业巨头联合宣布：

成立行业联盟，共同打造小芯片互连标准、推进开放生态，并制定了标准规范“UCIe”。

UCIe标准的全称为”Universal Chiplet Interconnect Express”(通用小芯片互连通道)；

这可能就意味着：在芯片封装这个层面上Chiplet互联互通的时代将要到来了。

这次的UCIe 1.0标准定义了芯片间I/O物理层、芯片间协议、软件堆栈等；

并利用了PCIe、CXL两种成熟的高速互连协议。

为什么说标准规范“UCIe”的诞生，意味着Chiplet互联互通的时代到来了？

首先我们要知道：天下苦秦久矣。

虽然Chiplet在许多方面具有优势和潜力，但Chiplet的可行性常常受到片间互连的性能、可用性以及功耗和成本问题的限制。

纵观后摩尔时代，Chiplet独领“封”骚！

Chiplet的可行性常常受到片间互连的性能、可用性以及功耗和成本问题的限制；

各种异构芯片的互连接口和标准的设计在技术和市场竞争方面难以实现性能和灵活性间的平衡。

在单个MCM（多芯片模块）中实现从裸片到裸片的通信，追求更好的完成数据的存储、信号的处理、数据的处理等丰富的功能。

正如您在上图中看到的一样，该规范涵盖了物理层和D2D适配器。

然而，在物理层之上运行的协议层则依赖于：

PCIe、CXL两种成熟的高速互连协议。

PCIe的历代更新

PCIe：

又或称为：PCI-express(peripheral component interconnect express)。

PCIe是在PCI的基础上发展而来的。

而PCI则是Intel在1992年提出的一套总线协议，并召集其它的小伙伴组成了名为 PCI-SIG (PCI Special Interest Group)（PCI 特殊兴趣组）的企业联盟。

PCIe 从2003年的1.0版本开始到现在的6.0经历了数次更新，速度从2.5GT/s提升到了64GT/s。

PCIe采用了端到端的全双工的传输设计，基于数据包的传输，设备之间通过link相连，link支持1到32个通道（lane）。

为了提高总线能，PCIe 采用了差分信号对数据进行收发；

并且，除了差分总线，PCIe还引入了嵌入式时钟的技术（Embedded Clock）：即发送端不再向接收端发送时钟，但是接收端可以通过8b/10b，128b/130b的编码从数据Lane中恢复出时钟。

CLX的3种典型用例

CXL：

全称是：Compute Express Link，它本身构建在 PCIe 之上。

CLX主要有3种典型用例：

Caching Device / Accelerators：加速器上的缓存，比如智能网卡、计算型存储器；

Accelerators with Memory：带有内存的加速器，比如GPGPU、深度学习计算卡；

Memory Bufffer：用于内存带宽、容量扩展，以及连接持久内存；

具体的用到的协议包括CXL.io、CXL.cache和CXL.memory三种。

与PCIe相比：CXL是一个被更为广泛采用的标准。

基于PCIe 5.0物理层，CXL协议提供Host和Device之间缓存一致性（Cache Coherent）的访问方式。

一开始，CXL联盟在2019年公布的规范1.0和1.1版本上，一共提出了三种访问形式：CXL.io、CXL.Cache和CXL.Memory。

随着CXL 2.0规范的正式发布：在保持对CXL 1.0/1.1规范后向下兼容的同时，CXL 2.0规范增加了Switch功能，用户可以像使用熟悉的PCIe Switch那样使用CXL Switch。

除此之外，CXL 2.0规范中还增加了对持久内存（Persistent Memory）和数据加密的支持。

特别值得一提的是：

UCIe的初始版本来自与英特尔，也是英特尔提议组建 UCIe 联盟。

几十年来，英特尔一直负责多项备受瞩目的开放式互连技术的初步开发——其中最重要的是 USB、PCIe 和 Thunderbolt 3。

本次UCIe我们就讲到这~