四选一多路器

已于 2024-09-03 13:38:52 修改
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文章标签： fpga开发
于 2024-09-03 13:35:00 首次发布
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四个不同的 2 位二进制数据流 d0:11
d1:00
d2:01
d3:10
sel [1:0] : 00 选择 d3 输出
01 选择 d2 输出
10 选择 d1 输出
11 选择 d0 输出

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel, output[1:0]mux_out
);
reg [1:0] mux_out1;
always@(*)
	begin
		case(sel)
			2'b00:mux_out1 = d3;
			2'b01:mux_out1 = d2;
			2'b10:mux_out1 = d1;
			2'b11:mux_out1 = d0;
		endcase
	end
assign mux_out = mux_out1;
endmodule

仿真波形：
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