3. DFT 入门篇-scan chain—design rule check set/reset问题

最新推荐文章于 2024-07-23 11:30:34 发布
最新推荐文章于 2024-07-23 11:30:34 发布
阅读量6.7k 收藏 36
点赞数 1
分类专栏： DFT
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/gaiyi8666/article/details/80863217
版权
本文介绍了在SCAN设计过程中遇到的set/reset问题，特别是复位信号不统一导致的问题。通过图示说明问题所在，并提出两种解决方案：修改设计或使用工具自动修复。以Tcl命令为例，展示了如何约束和指定复位信号，确保工具正确处理。最后，文章指出在实际SCAN链完成后，通常需要解决时钟和set/reset问题，提供了解决这些问题的思路。
摘要由CSDN通过智能技术生成

 

做SCAN过程中需要考虑的问题

 

 

上一节讲到如果要进行SCAN rule  check 时出现 set/reset情况该如何处理

例子：复位信号不统一，做scan 会出现问题

这是用图直观的说明可能会出现的问题

 

两种方法一种是改设计，一种是用工具autofix，这里是用的工具自动修复

Tcl  中加入 下面一些约束   ：

注意active_state0  代表低复位；

Test_data rstn  代表用rstn进行进行复位，这里要加上这个，不然工具会创建一个新的port作为复位信号

 

 

手册中对

最低0.47元/天 解锁文章
谢谢谢谢博士
关注
专栏目录
deglitch 技术_面向前端设计的DFT基础介绍（一）——MBIST存储器内建自测试-阿里云开发者社区...
weixin_36480423的博客
12-23 4283
前言——芯片由MPW试产进入量产阶段的时候，DFT可测性设计是前后端设计者都无法绕过的必修课。DFT的设计，既属于芯片功能设计的范畴，又对后端的设计流程有显性的影响。前端设计者需要理解：DFT可测性设计都做些什么？是如何实现存储器、IO和逻辑的测试的？DFT系统是如何搭建的？DFT的IP如何与我的RTL设计配合？后端设计者则需要理解：DFT的IP对面积和时序有怎样的影响？DFT mode的时钟树如...
2. DFT 入门篇-scan chain—design rule check
gaiyi8666的博客
06-25 8857
这是一个简单的脚本，读design  （综合后），读library ，加时钟 design check       开始 做scan     写两个文件给ATPG用   2.问题来了如果design里面既有 posedeg  clk   又有negedge clk  ，那么该如何做scan ，使用上面的脚本还行吗 实际上当然不行，那么该怎么改tcl    这是design  ，...
Mbist和Scan中的clk和rst处理方法详细讨论
最新发布
jinkai0822的博客
07-23 1191
Mbist和Scan中的clk和rst处理方法详细讨论
数字IC笔记-scan chain
sinat_41774721的博客
06-21 7468
scan chain 1.定义： 满足可测试性设计(DFT),将设计中所有的触发器连接到一条或者若干条链上，称为scan chain。将一个复杂的时序电路转换为简单的组合电路进行测试。这一步是在逻辑综合(DC)中实现. 当SE=1时，电路进入scan状态，当SI=1时，电路工作在normal状态。 2.为什么进行scan chain reordering： 在DC综合阶段，工具没有寄存器的物理位置信息，按照字母顺序做scan chain的插入，连接方式并不是最优的。 在ICC中place是基于time和
详解DFT的scan(边界扫描)
cy413026的博客
03-21 1万+
以一组信号为开始，可以看到mode有很多种很多层 参考链接： DFT设计绪论 scan & ATPG 0.Soc涉及的测试问题 标准单元---基于SCAN的测试 储存器与模拟模块---BIST 即MBIST和analog BIST 硬核软核IP---BIST(即Logic BIST,LBIST)，SCAN 封装与IO---Boundary Scan 1.SOC的全面测试--测试顺序看哪部分的失败几率大 DC参数测试：高低电平等。 Scan Based Test测试：在不影响原
DFT工具的使用原则介绍：
dh22xu1的博客
08-21 623
4、做全片级的DFT设计时，需要在scan_in，scan_out，scan_reset，scan_clk的IO pad 的OEN/IE/REN端插入mux，控制pad的输入和输出方向。3、所有需要测试的数字pad的PU/PD 在bscan_mode下，一般需要插mux来控制，保证在bscan_mode下，PU和PD=0，才能使bscan HIGHZ测试仿真通过；2、芯片clk、power、reset的控制寄存器，一般不会放到scan_chain上，以免在测试时由于寄存器的动作，改变芯片工作状态；
ICC II 5 CTS(时钟树综合)
旺旺家族的传说
12-14 1万+
clock tree 检查设计是否准备好 CTS check_design -checks pre_clock_tree_stage 检查 的内容有 clock definition & propagation； reference cells 有没有标记 dont touch的参考单元 skew balancing : 多个时钟之间的 冲突 的平衡; multi_voltage :对于 multi voltage 的设计 需要插入 AON 的bufs / invs ; 会检查 这些bufs 是
MCU集成-时钟复位控制
m0_46407447的博客
12-21 2915
mcu前端设计
1. DFT 入门篇-scan chain
热门推荐
gaiyi8666的博客
06-21 2万+
DFT   --  design  for  test  三要素：辅助性设计， physical defects   结构性测试向量    是一种辅助性设计，利用这种辅助性设计 对根据 physical  defects  建立的 fault  model 进行求解产生的结构性测试向量， 这些结构性测试向量用于检测制造出来芯片的能否正常工作。   scan  chain  包含两个步骤：...
DFT的matlab源代码-libdftd3:适用于https://www.chemie.uni-bonn.de/pctc/mulliken-
05-26
希望使用DFT-D3方法计算色散的第三方应用程序可以直接使用此功能。 命令行工具DFTD3和命令行工具本身必需的其他扩展。 更新了dftd3代码，以包括经过改装/修改的Sherrill和同事的零和BJ阻尼D3版本（-bjm和-zerom）...
DFT Compiler RTL Test Design Rule Checking User Guide
03-22
DFT Compiler RTL Test Design Rule Checking User Guide 本用户指南旨在帮助用户熟悉 DFT Compiler RTL Test Design Rule Checking 工具的使用。该工具是一款功能强大且灵活的设计规则检查工具，旨在帮助用户确保...
SOC Scan Synthesis practice（扫描链scan chain分析）
用心记录每天的学习，提升自己，虽然有的很基础但真的很重要！
04-01 3269
Scan Synthesis practice 时钟负沿和正沿的顺序 一般选择下面的第二种，负沿在前，正沿在后 主要分析方法： shift in 角度： 先正沿后负沿的结果，在传01时，第三个正沿会拿到前面一个负沿的值。 造成负沿总会和正沿采到的值一样。 shift out 角度： 两种结构的优劣： 采用先正后负的情况：在shift in的情况，会出现两个寄存器在一个周期的出现一样的值； ...
DFT命令脚本系列1-
ciscomonkey的博客
11-09 7519
文章目录引言setting timing variable设置时序参数 p583test_default_periodtest_default_delaytest_default_bidir_delay 引言 就目前而言关于DFT的讨论非常少，本博主希望能在DFT的前进道路上，根据DFT ug写一些博文，一方面是对DFT ug的翻译和理解，一方面是对DFT的流程、知识的日积月累。如果有错误理解的地方，请留言指正！版权所有，请勿转载！！！ setting timing variable设置时序参数 p583
DFT系列4-scan时的几种case
weixin_50437242的博客
10-23 929
b，电平敏感扫描设计（LSSD）：采用双锁存设计，对瞬态特效，如上升沿下降沿都不敏感，电路结构中包括两个互相连接的电平敏感锁存器，信号有效数据输入D，系统时钟CK，串行扫描输入SI和两个互相不重叠的时钟ck1和ck2，串行扫描输出SO，测试中L1(主）和 L2（副）结构，正常func 状态时只有L2起作用，作用如同触发器。（注意这个是在scan 的时候插入的，RTL中是不存在的）第一种情况，CK2在CK1之前capture，此时，CK2 capture的是前一个寄存器的值，这种情况是没问题的。
时钟/复位设计中的DFT考虑
weixin_41155581的博客
09-01 7598
芯片正常工作时，各寄存器使用片上的正常时钟和复位信号，但在进行scan test时，时钟和复位应该分别是来自PAD的scan_clk和scan_rstn信号，在进行前端设计时，需要加入scan mux，将芯片内部的时钟和复位bypass掉，选用scan_clk和scan_rstn. 目录1.时钟1.1 时钟源的选择1.2 时钟门控2.复位 1.时钟 时钟的设计考虑主要包括时钟源的选择和clock gating的设计 1.1 时钟源的选择 时钟可能是直接来自片上PLL/OSC产生的时钟或是经由计数器分频产生的
SOC设计：关于reset的细节
seuwilson的博客
03-06 1663
SOC设计：关于reset的细节
DFT学习
YQY569689505的博客
07-07 2698
dft学习连载
运行./configure --prefix=/home/dft/openmpi314 --disable-builtin-atomics时系统提示-bash: ./configure: 没有那个文件或目录
04-05
这个错误通常是由于没有找到configure脚本导致的。有以下几种可能的原因： 1. 没有正确解压缩源代码。请确保您已经解压缩了源代码，并在正确的目录下运行configure命令。 2. 没有安装必要的依赖项。请确保您已经安装了所有必要的依赖项，例如编译器、库和头文件。 3. 没有正确设置环境变量。请确保您已经设置了PATH环境变量，以便系统可以找到configure脚本。您也可以尝试使用完整路径运行configure脚本，例如/home/username/openmpi-3.1.4/configure。 如果您仍然无法解决问题，请尝试重新下载源代码并重复上述步骤。如果问题仍然存在，请检查错误消息以获取更多信息，并尝试查找相关文档或寻求帮助。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值