DFT学习

时间: 2022/7/4 - 7/8

一. DFT的全称是 Design For Test。

指的是在芯片原始设计中阶段即插入各种用于提高芯片可测试性的硬件逻辑（包括可控制性和可观测性），通过这部分逻辑，生成结构性测试向量，达到测试大规模芯片的目的。(测试: 检查芯片的加工制造过程中所产生的缺陷和故障)

芯片Structures: function logic, memory, analog, IO等, 均有相对应的test 方法.

DFT技术的三要素: 辅助性设计, 结构性测试向量, physical defects.

二. DFT的核心技术

2.1 扫描路径设计(Scan Design)

用于 Logic Cell , 扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电路网络和带触发器(Flip-Flop，简称FF)的时序电路网络的反馈。

Scan 包括两个步骤，scan replacement和scan stitching，目的是把一个不容易测试的时序电路变成容易测试的组合电路。

2.2 内建自测试 (BIST)

内建自测试(BIST)设计技术通过在芯片的设计中加入一些额外的自测试电路，测试时只需要从外部施加必要的控制信号，通过运行内建的自测试硬件和软件，检查被测电路的缺陷或故障。

BIST技术大致可以分两类： Logic BIST(LBIST) 和 Memory BIST (MBIST)

LBIST通常用于测试随机逻辑电路，一般采用一个伪随机测试图形生成器来产生输入测试图形，应用于器件内部机制；而采用多输入寄存器（MISR）作为获得输出信号产生器。 MBIST只用于存储器测试，典型的MBIST包含测试电路用于加载，读取和比较测试图形。目前存在几种业界通用的MBIST算法，比如“March”算法，Checkerboard算法等等。

2.3 JTAG

JTAG(Joint Test Action Group，联合测试工作组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试.

JTAG的基本原理是在器件内部定义一个TAP（Test Access Port，测试访问口）通过专用的JTAG测试工具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，能实现对各个器件分别测试.

2.4 ATPG

ATPG(Automatic Test Pattern Generation)自动测试向量生成是在半导体电器测试中使用的测试图形向量由程序自动生成的过程。测试向量按顺序地加载到器件的输入脚上，输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果。

2.5 OCC/OPCG

OCC (On-Chip Clock) 或 OPCG （On-Product Clock Gating）是为了做at-speed测试，在设计中增加的时钟控制模块。它的基本原理是在 scan shift 模式下， 选通慢速的ATE 时钟，load 或 unload