这是一个简单的脚本,读design (综合后),读library ,加时钟
design check 开始 做scan 写两个文件给ATPG用
2.问题来了如果design里面既有 posedeg clk 又有negedge clk ,那么该如何做scan ,使用上面的脚本还行吗
实际上当然不行,那么该怎么改tcl
这是design ,实际做完scan 之后 为
可以看出先串的下降沿再串的上升沿。为什么会这样
先看shift 过程 positive 到negative会有问题
再看capture过程,同样positive 到negative会有问题