2. DFT 入门篇-scan chain—design rule check

最新推荐文章于 2024-05-30 15:17:21 发布
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分类专栏： DFT
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本文链接：https://blog.csdn.net/gaiyi8666/article/details/80795969
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本文介绍了一个用于DFT（Design for Testability）的TCL脚本，涉及扫描链设计及其在存在posedge和negedge时钟的情况下的处理。在遇到多时钟域和时钟边沿混合的问题时，需要使用Set_scan_configuration命令来解决。同时，针对多个时钟域，文章提到了使用lockup cell来处理数据保持时间。在进行scan规则检查时，如果发现问题，可以通过修改RTL或使用工具autofix进行修复。
摘要由CSDN通过智能技术生成

这是一个简单的脚本，读design  （综合后），读library ，加时钟

design check       开始 做scan     写两个文件给ATPG用

 

2.问题来了如果design里面既有 posedeg  clk   又有negedge clk  ，那么该如何做scan ，使用上面的脚本还行吗

实际上当然不行，那么该怎么改tcl 

 

这是design  ，实际做完scan 之后 为

可以看出先串的下降沿再串的上升沿。为什么会这样

先看shift 过程 positive 到negative会有问题

再看capture过程，同样positive 到negative会有问题

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谢谢谢谢博士
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专栏目录
量产导入 | Tessent Scan 和 ATPG
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
06-12 174
默认情况下，Tessent Scan 会在两个时钟域的转换处添加一个锁定锁存器，以消除时钟偏移问题。示例：Verilog中的“and”直接映射到DFT工具中的内置原语“and”。当单个扫描链由两个时钟域驱动时，存在时钟偏移可能导致时序问题的情况。当单个扫描链由两个时钟域驱动时，存在时钟偏移导致时序问题的可能性。默认情况下，所有的时钟主要输入和边沿都被放置在单独的扫描链中。上升沿和下降沿时钟可以合并到同一个扫描链中。扫描链越多且越短，测试时间和成本就越低。扫描链的数量取决于测试器的能力。
后端/DFT/ATPG/PCB/SignOff设计常用工具/操作/流程及一些文件类型
cy413026的博客
09-08 4974
上面的表格即显示了从RTL到GDS要做的工作，也列举了相应的工具。由于版本较为久远，并没有提到今年来出现的Fusion compiler，这是一个可以完成综合和PR的工具，功能相当于DCG+ICC2，后文后简单介绍。还少了一个lib转db的工具 Library compiler。另外会同时介绍STA工具PrimeTime；功耗分析的Redhawk；PR工具ICC2和物理验证---Physical Verification的Calibre.
design rule check是什么
weixin_42584586的博客
01-07 137
Design rule check (DRC) 是电路板设计中的一种工具。它检查设计中的元件和连接是否符合制造要求和标准。DRC 可以帮助设计人员提前发现和修正设计中的错误，从而减少制造过程中的报废和重工。 ...
3. DFT 入门篇-scan chain—design rule check set/reset问题
gaiyi8666的博客
06-30 6711
  做SCAN过程中需要考虑的问题     上一节讲到如果要进行SCAN rule  check 时出现 set/reset情况该如何处理 例子：复位信号不统一，做scan 会出现问题 这是用图直观的说明可能会出现的问题   两种方法一种是改设计，一种是用工具autofix，这里是用的工具自动修复 Tcl  中加入 下面一些约束   ： 注意active_state...
03、Drc (Design Rule Check设计规则检查)二、General
suyucheng66的博客
11-23 266
General
Cadence17.2 ＞ OrCAD Capture CIS ＞ 设计规则检查（Design Rule Check）DRC学习记录详解
DL_62532的专栏
06-01 1万+
选中设计完成的DSN文件，选择Tool->Design Rule Check，弹出下面对话框，详解如下。 一、Design Rule Check对话框选项详解 Design Rules Options tab Set the scope, mode and type of design rule (electrical and / or physical) test options for the design rules check. 为
嵌入式学习-DRC设计规则检查
Raymon的博客
11-04 877
DRC设计规则检查
对原理图进行Design Rules Check
pointer_lu的博客
02-25 8202
1、Design Rules Options项的设置2、Electrical Rules的设置红框为必选项蓝框如果不是层次图可不选绿框不要选，因为涉及到管脚命名的问题黄框根据需要选择3、输出结果Reporting Globals    电源...
design rules check: S rules
weixin_44954910的博客
06-21 1092
对于复杂的scan模型，包括多个scan input和scan output pins，在这种情况下，工具识别控制这些嵌入式scan segments的时钟，并在S-rules分析期间只target这些时钟。该rules确保可能被转变为scan的non-scan elements能够被控制，以保持它们当前的数据（违例情况是当所有时钟被关闭时，某个时钟端口被设为X，或另一种情况，时钟是pulse_always，无法关闭）。如果这些pins未被约束，并且导致可扫描的，会发生trace违例。
EDT技术 ug 第三章 scan chain synthesis
最新发布
weixin_61719174的博客
05-30 1457
EDT技术 ug 第三章 scan chain synthesis
DFTug - Architecture Your Test Design
ciscomonkey的博客
03-23 2151
文章目录如何指定Scan Chain Length使用set_scan_path来订制scan chainMultiple Clock Domains 如下图所示，分清楚三个概念： scan link scan element scan segment 注意下面的latch，也是scan link的一部分，而scan segment包含了scan element。 如何指定Scan Chain Length set_scan_configuration -max_length 7 假设有29个FF，那
Design Compiler —— Design Compliler中常用到的命令（示例）总结（十三）
Paul 安的博客
01-01 5740
转载文章，来源出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner ============================================ 本文将描述在Design Compliler中常用到的命令，这些命令按照流程的顺序进行嵌套讲解，主要是列举例子；大概的讲解布局如下所示： 　　　　 　　　　　　　　　　　　　　　　　　 大概有11个部分，下
DFT设计 与 芯片测试 ；Scan Chain； DC里的DFT的扫描链设计； 存在异步复位触发器时的扫描链设计；Scan-In Scan-Out
Jie_MSD的博客
07-10 9801
DFT（Design for Testability ）该设计有助于提高可测试性，从而促进制造过程中的测试和调试，提高了芯片的可测试性和可靠性。没有一个制造过程是完美的，所以生成出的所有的芯片不是都能正常工作，因此，进行测试（例如DFT）是非常重要的，以确保只有功能正常的芯片被送出去用于后续的封装和应用。对于任何芯片设计，都会存在一定的失效率（Yield）。
EDT技术 ug - 第一章节 Getting Start
ciscomonkey的博客
05-16 9601
文章目录 本系列介绍的是Tessent的EDT（Embedded Deterministic Testing）技术。 参考为EDT tessent的 TestCompress 文档。 本系列是对ug的个人理解和知识要点笔记，并非完全翻译。 EDT作为一种测试技术，在Tessent TestKompress 工具中使用，注意EDT不是工具，而是一种测试手段。 EDT形成的internal scan chain 对于tester来讲，就好像看到的是external chain一样。 如下图所示，对于tester
DFT知识点扫盲——DFT scan chain
笨蛋大乌龟的博客
01-08 2846
实际在项目中synccell一般直接上ULVT，既然是SDF,就是带Scan接口的DFF，SN (set negtive)是低置位，RP（reset positive）是高复位，既没有SN也没有RP的就是无复位寄存器。1：定义：满足可测试性设计（DFT），将设计中所有的触发器连接到一条或者若干条链上，称为scan chain，将一个复杂的时序电路转换为简单的组合电路进行测试，这一步是在逻辑综合（DC）中实现。当SE=1当SI=1时，电路进入scan状态，当SI=0时，电路工作在normal状态。
【DC】DC的TCL脚本常用命令
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智哥随便写写
06-08 1万+
0 clock 命令：Tcl Built-In Commandsclock seconds：Return the current date and time as a system-dependentinteger value. The unit of the value is seconds, allowing it to be used for relative time calculatio...
03、Drc (Design Rule Check设计规则检查)一、Delay (延迟)
suyucheng66的博客
11-22 591
Delay (延迟)：
STA | 4. Latch应用总结！附Time Borrowing，Lockup，Clock Gating Check概念解析
RTL2GDS的博客
03-22 6148
原文链接： STA | 4. Latch应用总结！附Time Borrowing，Lockup，Clock Gating Check概念解析 你好，我是老本(Benjamin)。 前几篇STA文章谈到，同步数字电路中的Path主流还是用寄存器，但是锁存器(Latch)相关的Path也不容忽视，它既能用作数据存储单元，又能作为时钟控制单元。这一篇就讲讲Latch的功能，相关的Timing Path如...
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