Modelsim联和仿真时tb文件出错之后，修改完简便操作继续运行，无需重启

已于 2022-03-05 20:36:07 修改
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分类专栏： FPGA_Cyclone IV 文章标签： fpga开发 Verilog Modelsim 仿真软件使用
于 2022-03-05 20:33:51 首次发布
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Quartus II 使用 modelsim 仿真

在这里插入图片描述

联和仿真的时候，如果tb文件有错，比如这里少了个分号，那work 下面直接没有tb文件，我改完之后只能关掉modelsim重新联和仿真，这样就太慢了，有什么其他快捷方法吗？

答：

在transcript里面按键盘↑键选择运行指令(一般都能编译成功)， 如果不能再退出modelsim再运行。

在这里插入图片描述

在Modelsim界面的命令行上，我们点向上的方向键，就会出现我们上一条指令， 我们可以看到是 do xxxx.do 这说明工具执行的上一个命令式 xxxx.do这个脚本文件，我们这里的例子是 do oversampling_core_run_msim_rtl_verilog.do

一只活蹦乱跳的大鲤鱼
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