小梅哥16——PLL锁相环介绍与应用

实现功能：调用时钟管理单元（PLL）IP核，配置后仿真了解其工作时序。使用 PLL 分别生成25M、75M、100M 的时钟，使用生成的三个时钟以及输入时钟分别驱动一个 LED 闪烁模块，控制 LED 的亮灭。通过观察四个LED 灯在完全相同的驱动模块的驱动下，不 同驱动时钟对其闪烁速度的影响，从而验证锁相环对时钟的倍频和分频处理的正确性。

1. PLL

Phase-Locked Loop，即相位锁定环路。

①外部晶振输入较低频率时钟，通过锁相环倍频得到较高频率时钟。即锁相环可以对输入时钟进行分频和倍频，以得到更高或更低频率的时钟信号，以供逻辑电路使用。

②对同一PLL生成的多个时钟的相位进行控制，以保证两个时钟域的逻辑工作时有确定的时间差。可使用PLL得到频率相同、存在固定相位差的时钟信号。（延迟等本身有相位差，不使用PLL无法控制）

不同器件对应的PLL类型不同

2. 配置PLL

pll输入时钟clk0对应晶振，50M

输出信号c0配置，25M，分频因子为2，占空比50%

也可直接输入</