hungtaowu的博客

din数据有效时间10ns,数据帧切换时间20ns仿真图。din数据有效时间20ns,数据帧切换时间10ns仿真图。din数据有效时间20ns,数据帧切换时间40ns仿真图。

本文使用D-FF製作一個簡單的濾波器，方便在FPGA使用，可以避掉因PCB板設計不良而產生的glitch。

When looking at Xilinx 8 Kintex-7 4 FPGAs memory resources 32, you’ll find that its FIFO generators support two modes of read options - standard read operating and FWFT read operation. What is FWFT?FWFT is a acronym for First-Word Fall-Through. It is gener

原文链接：

英文名Grey Code，在一组数的编码中，任意的两个相邻的代码只有一位二进制数不同，即为格雷码，常用于异步操作中，比如异步fifo，读数据侧使用数据读取时钟，写数据侧使用数据写入时钟，当发生状态跳转时，只会有一位会发生变化，可有效降低由于建立时间和保持时间导致的误差，比如从0001跳转到0011，可能检测到的是0001，那么就在该节拍等待一个时钟，如果检测到0011，直接就跳转到0011状态。

Verilog对数据进行四舍五入（round）与饱和（saturation）截位

random access memory的random是什么意思

数字后端harden理解

carry chain

有符号数的四舍五入的verilog实现

pclk和presetn x check

NMOS vs PMOS and Enhancement vs Depletion Mode MOSFETs

Introduction to NMOS and PMOS Transistors

What is race condition in flip-flops?

原文链接：https://www.intel.com/content/www/us/en/docs/programmable/683711/21-2/features-of-the-spi-controller.html20.1. Features of the SPI ControllerThe SPI controller has the following features: †Serial master and serial slave controllers – Enable serial

原文链接：https://www.quora.com/What-do-pull-up-transistors-and-pull-down-transistors-mean-in-CMOSOriginally Answered: What is pull up transistor and pull down transistors meaning in CMOS?I will explain with respect to a CMOS inverter. Suppose input is low,

原文地址：https://www.runoob.com/w3cnote/verilog2-level-modeling.html关键词：MOS, CMOS, 双向开关, PAD开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下，设计者可能会选择使用晶体管作为设计的底层模块。随着电路设计复杂度及相关先进工具的出现，以开关为基础的数字设计慢慢步入黄昏。目前，Verilog 仅仅提供了用逻辑值 0、1、x、z 作为相关驱动强度的数字设计能力，因此，Verilog 中晶体管也仅被当做导通或截止的开关

原文链接：https://bbs.eetop.cn/thread-884823-1-1.htmlDVSE input Sensing margin tuning enable pin Floating is forbidden Low：Disable with the default setting High：

原文链接：https://nptel.ac.in/content/storage2/courses/117101058/downloads/Lec-28.pdfIn this lecture you will learn the following• SRAM Basics• CMOS SRAM Cell• CMOS SRAM Cell Design• READ Operation• WRITE Operation28.1 SRAM BasicsThe memory circuit is s

原文链接：https://www.allaboutcircuits.com/technical-articles/how-to-reduce-ground-bounce-mitigating-noise-pcb-design-best-practices/Learn what ground bounce is and how you can avoid it with designdecisions from PCB layout to programming.Learn what ground

原文链接：https://www.quora.com/What-is-the-difference-between-HBM-High-Bandwidth-Memory-and-DDR-memoryMichael SporerMy entire career is in semiconductor memories Answered Feb 24, 2017DDR SDRAM memory are packaged components intended to be soldered to a bo

原文链接：https://www.techdesignforums.com/practice/technique/choosing-between-ddr4-and-hbm-in-memory-intensive-applications/Exploring the tradeoffs between implementing DDR4 and HBM for high-bandwidth memory subsystems.It has always been a battle to balanc

原文链接：https://www.planetanalog.com/using-deep-n-wells-in-analog-design/On a conventional CMOS process (see figure 1), NMOS devices are formed in a P well or substrate connected to ground (or the most negative supply in the circuit). PMOS devices are form

原文链接：https://electronics.stackexchange.com/questions/63682/difference-between-rtl-and-behavioral-verilogAnswer 1ehavioral code is higher-level and usually can’t be synthesized. Constructs like loops, delays, and “initial” statements are behavioral.RTL

原文链接：https://www.cnblogs.com/lelin/p/11409976.html大概在遥远的90nm之前，leakage power在library里确实是被描述成一个常值的。但从90nm开始，为了更加精确，library里的leakage power不再是个常值了，而是被模拟成一个输入状态的函数。所以基础还是library，在一个library里跟leakage相关的变量大致有：library(my_lib) {leakage_power_unit :"1nW";defa

with NMOS, current flows from Drain-to-source (arrow points away from device at the Source)with PMOS, current flows from Source-to-drain (arrow points to the device at the Source)

Andy ICer Andy的ICer之路 4月29日输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。一、两个时钟源是倍数的关系module Change_Clk_Source( input clk1, input clk0, input select, input rst_n, output outclk); reg out1; reg out0; always @(negedge clk1 or negedge rst_n)

Unate functionUnateness->Positive unate and negtive unate

https://zhuanlan.zhihu.com/p/95597400我们都知道在数字IC设计流程中cell（std，IO，IP）的时序（timing）、面积（area）、功能（functionality）和功耗（power）信息都包含在lib库里面，其中时序信息最为关键。以最简单的反相器为例，所谓cell的时序信息，即图中的传播延时Tr和Tf。• Tr : Output rise delay• Tf : Output fall delay反相器cell的延时取决于两个因素：输出负载（o

PCI Express system architecture里面有这么一句话：I/O devices share the PCI bus and are connected to it in a multi-drop fashion. 对multi-drop不太理解，搜索结果如下：Connecting several devices to a single communications channel. It typically refers to devices that are polled in.

非门，与非门，或非门王锐超​京东方 系统集成工程师63 人赞同了该文章非门，与非门，或非门当年学模电/数电的时候，一直在心里有一个疑问：为什么，最基本的逻辑是‘非’逻辑，比如（与非/或非），而不是不是（‘与/或）呢？后来才想明白原因：非逻辑容易制造与设计。...

与非门工作原理介绍与非门工作原理介绍CMOS与非门电路输入管输入端CMOS与非门电路，其中包括两个串联的N沟道增强型MOS管和两个并联的P沟道增强型MOS管。每个输入端连到一个N沟道和一个P沟道MOS管的栅极。当输入端A、B中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B全为高电平时，才会使两个串联的NMOS管都导通，使两个并联的PMOS管都截止，输出为低电平。————————————————版权声明：本文为CSDN博主「小西瓜jin_y

电路基础——NMOS物理结构李狗蛋​天津大学 微电子学与固体电子学博士我们清楚了NMOS的一个重要功能——放大，可是NMOS是怎么实现这个功能的呢？它的物理结构又是怎样的呢？现在我们来讨论一下NMOS的结构和原理。我们先要有一个共识，就是纯净的半导体硅，它的导电功能实在是太半绝缘了一点——导电率太低。所以制作器件或者芯片的半导体都是掺杂硅，以掺硼——P型半导体，P代表positive；掺磷——N型半导体，N代表negative为主。集成电路中又以P型半导体较为常见。IC的制作工艺和堆积木没有什么

浅谈CMOS门电路这里，来细聊一下CMOS。不同的CMOS门电路，是因为存在着不同的MOS管，这些不同的MOS管通过组合，形成了不同的CMOS门电路。那么先聊一聊MOS管。1.N沟道增强型 MOS管。如下图：之所以叫他N沟道，由上图可以看到，两个N型半导体假如说是两个水湖，那么如果那他们之间开一个河沟，那么两个水湖的水就可以联通了。真是情况就很像这个比喻。实际情况是 [公式] 为正电压（这个很重要，P型MOS，则是负电压，一会再说P）。从而使P型衬底的少数载流子（自由电子），在栅极下面形成一个反型

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