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数字设计
文章平均质量分 60
数字电路设计技巧
sunvally
这个作者很懒,什么都没留下…
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【设计经验】5、Verilog对数据进行四舍五入(round)与饱和(saturation)截位
Verilog对数据进行四舍五入(round)与饱和(saturation)截位转载 2023-01-06 09:03:34 · 770 阅读 · 0 评论 -
RAM(random access memory)的random是什么意思
random access memory的random是什么意思原创 2022-11-15 18:05:43 · 612 阅读 · 0 评论 -
後端設計harden的理解隨筆
数字后端harden理解转载 2022-10-13 09:34:31 · 791 阅读 · 0 评论 -
如何采用4级carry4进行48-bit的加法运算
carry chain原创 2022-10-13 09:24:26 · 150 阅读 · 0 评论 -
有符号数四舍五入的verilog实现
有符号数的四舍五入的verilog实现原创 2022-09-29 20:19:27 · 1320 阅读 · 1 评论 -
synopsys APB VIP中的reset check
pclk和presetn x check原创 2022-08-22 11:31:24 · 616 阅读 · 0 评论 -
MOS管之增强型和耗尽型
NMOS vs PMOS and Enhancement vs Depletion Mode MOSFETs原创 2022-08-01 14:49:12 · 1674 阅读 · 0 评论 -
Introduction to NMOS and PMOS Transistors
Introduction to NMOS and PMOS Transistors转载 2022-07-29 20:42:13 · 313 阅读 · 0 评论 -
introduction of race conditions in RS flip-flops
What is race condition in flip-flops?转载 2022-07-29 20:26:37 · 85 阅读 · 0 评论 -
intel外设接口介绍(Intel Arria 10 Hard Processor System Technical Reference Manual)----SPI
原文链接:https://www.intel.com/content/www/us/en/docs/programmable/683711/21-2/features-of-the-spi-controller.html20.1. Features of the SPI ControllerThe SPI controller has the following features: †Serial master and serial slave controllers – Enable serial转载 2022-03-21 20:27:29 · 356 阅读 · 0 评论 -
What do pull-up transistors and pull-down transistors mean in CMOS?
原文链接:https://www.quora.com/What-do-pull-up-transistors-and-pull-down-transistors-mean-in-CMOSOriginally Answered: What is pull up transistor and pull down transistors meaning in CMOS?I will explain with respect to a CMOS inverter. Suppose input is low,转载 2022-03-11 14:46:20 · 456 阅读 · 0 评论 -
1.2 Verilog 开关级建模
原文地址:https://www.runoob.com/w3cnote/verilog2-level-modeling.html关键词:MOS, CMOS, 双向开关, PAD开关级建模是比门级建模更为低级抽象层次上的设计。在极少数情况下,设计者可能会选择使用晶体管作为设计的底层模块。随着电路设计复杂度及相关先进工具的出现,以开关为基础的数字设计慢慢步入黄昏。目前,Verilog 仅仅提供了用逻辑值 0、1、x、z 作为相关驱动强度的数字设计能力,因此,Verilog 中晶体管也仅被当做导通或截止的开关转载 2022-03-11 11:16:54 · 600 阅读 · 0 评论 -
SRAM的DVSE 和DVS pin 脚的作用
原文链接:https://bbs.eetop.cn/thread-884823-1-1.htmlDVSE input Sensing margin tuning enable pin Floating is forbidden Low:Disable with the default setting High:转载 2022-03-04 16:23:34 · 1115 阅读 · 0 评论 -
: Static Random Access Memory (SRAM)
原文链接:https://nptel.ac.in/content/storage2/courses/117101058/downloads/Lec-28.pdfIn this lecture you will learn the following• SRAM Basics• CMOS SRAM Cell• CMOS SRAM Cell Design• READ Operation• WRITE Operation28.1 SRAM BasicsThe memory circuit is s转载 2021-12-21 09:48:28 · 236 阅读 · 0 评论 -
How to Reduce Ground Bounce: Mitigating Noise with PCB Design Best Practices
原文链接:https://www.allaboutcircuits.com/technical-articles/how-to-reduce-ground-bounce-mitigating-noise-pcb-design-best-practices/Learn what ground bounce is and how you can avoid it with designdecisions from PCB layout to programming.Learn what ground转载 2021-10-31 17:55:35 · 370 阅读 · 0 评论 -
What is the difference between HBM (High Bandwidth Memory) and DDR memory?
原文链接:https://www.quora.com/What-is-the-difference-between-HBM-High-Bandwidth-Memory-and-DDR-memoryMichael SporerMy entire career is in semiconductor memories Answered Feb 24, 2017DDR SDRAM memory are packaged components intended to be soldered to a bo转载 2021-10-31 17:46:35 · 610 阅读 · 0 评论 -
Choosing between DDR4 and HBM in memory-intensive applications
原文链接:https://www.techdesignforums.com/practice/technique/choosing-between-ddr4-and-hbm-in-memory-intensive-applications/Exploring the tradeoffs between implementing DDR4 and HBM for high-bandwidth memory subsystems.It has always been a battle to balanc转载 2021-10-31 17:35:40 · 340 阅读 · 0 评论 -
Using Deep N Wells in Analog Design
原文链接:https://www.planetanalog.com/using-deep-n-wells-in-analog-design/On a conventional CMOS process (see figure 1), NMOS devices are formed in a P well or substrate connected to ground (or the most negative supply in the circuit). PMOS devices are form转载 2021-10-19 17:22:37 · 3753 阅读 · 0 评论 -
Difference between RTL and Behavioral verilog
原文链接:https://electronics.stackexchange.com/questions/63682/difference-between-rtl-and-behavioral-verilogAnswer 1ehavioral code is higher-level and usually can’t be synthesized. Constructs like loops, delays, and “initial” statements are behavioral.RTL转载 2021-10-19 11:08:49 · 252 阅读 · 0 评论 -
静态功耗计算及工艺库说明
原文链接:https://www.cnblogs.com/lelin/p/11409976.html大概在遥远的90nm之前,leakage power在library里确实是被描述成一个常值的。但从90nm开始,为了更加精确,library里的leakage power不再是个常值了,而是被模拟成一个输入状态的函数。所以基础还是library,在一个library里跟leakage相关的变量大致有:library(my_lib) {leakage_power_unit :"1nW";defa转载 2021-10-09 10:40:09 · 1169 阅读 · 0 评论 -
PMOS & NMOS电流流向及符号图
with NMOS, current flows from Drain-to-source (arrow points away from device at the Source)with PMOS, current flows from Source-to-drain (arrow points to the device at the Source)原创 2021-10-09 09:53:10 · 55200 阅读 · 1 评论 -
设计一个Glitch Free的时钟切换电路
Andy ICer Andy的ICer之路 4月29日输入sel,clka,clkb,sel为1输出clka,sel为0输出clkb。一、两个时钟源是倍数的关系module Change_Clk_Source( input clk1, input clk0, input select, input rst_n, output outclk); reg out1; reg out0; always @(negedge clk1 or negedge rst_n)转载 2021-10-08 14:57:43 · 149 阅读 · 0 评论 -
Unate function & Positive unate & Negtive unate
Unate functionUnateness->Positive unate and negtive unate原创 2021-09-29 10:15:34 · 349 阅读 · 0 评论 -
[转载]Cell延时从哪里来?非线性延时模型(NLDM)把一切都告诉你
https://zhuanlan.zhihu.com/p/95597400我们都知道在数字IC设计流程中cell(std,IO,IP)的时序(timing)、面积(area)、功能(functionality)和功耗(power)信息都包含在lib库里面,其中时序信息最为关键。以最简单的反相器为例,所谓cell的时序信息,即图中的传播延时Tr和Tf。• Tr : Output rise delay• Tf : Output fall delay反相器cell的延时取决于两个因素:输出负载(o转载 2021-09-28 11:50:21 · 2065 阅读 · 1 评论 -
多点通讯之Multi-drop
PCI Express system architecture里面有这么一句话:I/O devices share the PCI bus and are connected to it in a multi-drop fashion. 对multi-drop不太理解,搜索结果如下:Connecting several devices to a single communications channel. It typically refers to devices that are polled in.原创 2021-08-12 14:15:53 · 1540 阅读 · 0 评论 -
非门,与非门,或非门
非门,与非门,或非门王锐超京东方 系统集成工程师63 人赞同了该文章非门,与非门,或非门当年学模电/数电的时候,一直在心里有一个疑问:为什么,最基本的逻辑是‘非’逻辑,比如(与非/或非),而不是不是(‘与/或)呢?后来才想明白原因:非逻辑容易制造与设计。...转载 2021-05-12 17:17:00 · 768 阅读 · 0 评论 -
与非门工作原理介绍
与非门工作原理介绍与非门工作原理介绍CMOS与非门电路输入管输入端CMOS与非门电路,其中包括两个串联的N沟道增强型MOS管和两个并联的P沟道增强型MOS管。每个输入端连到一个N沟道和一个P沟道MOS管的栅极。当输入端A、B中只要有一个为低电平时,就会使与它相连的NMOS管截止,与它相连的PMOS管导通,输出为高电平;仅当A、B全为高电平时,才会使两个串联的NMOS管都导通,使两个并联的PMOS管都截止,输出为低电平。————————————————版权声明:本文为CSDN博主「小西瓜jin_y转载 2021-05-12 16:05:49 · 7518 阅读 · 0 评论 -
电路基础——NMOS物理结构
电路基础——NMOS物理结构李狗蛋天津大学 微电子学与固体电子学博士我们清楚了NMOS的一个重要功能——放大,可是NMOS是怎么实现这个功能的呢?它的物理结构又是怎样的呢?现在我们来讨论一下NMOS的结构和原理。我们先要有一个共识,就是纯净的半导体硅,它的导电功能实在是太半绝缘了一点——导电率太低。所以制作器件或者芯片的半导体都是掺杂硅,以掺硼——P型半导体,P代表positive;掺磷——N型半导体,N代表negative为主。集成电路中又以P型半导体较为常见。IC的制作工艺和堆积木没有什么转载 2021-05-12 14:45:19 · 4023 阅读 · 0 评论 -
浅谈CMOS门电路
浅谈CMOS门电路这里,来细聊一下CMOS。不同的CMOS门电路,是因为存在着不同的MOS管,这些不同的MOS管通过组合,形成了不同的CMOS门电路。那么先聊一聊MOS管。1.N沟道增强型 MOS管。如下图:之所以叫他N沟道,由上图可以看到,两个N型半导体假如说是两个水湖,那么如果那他们之间开一个河沟,那么两个水湖的水就可以联通了。真是情况就很像这个比喻。实际情况是 [公式] 为正电压(这个很重要,P型MOS,则是负电压,一会再说P)。从而使P型衬底的少数载流子(自由电子),在栅极下面形成一个反型转载 2021-05-12 14:25:47 · 879 阅读 · 0 评论 -
为什么mos管反相器要用pmos管和nmos管构成
@数字电路基础添加链接描述转载 2021-05-12 08:41:04 · 6837 阅读 · 0 评论