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数字验证
文章平均质量分 59
验证技能分享
sunvally
这个作者很懒,什么都没留下…
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验证网站列表,持续更新中...
www.verificationacadamy.comverificationguide.comchipverify.com原创 2022-01-21 09:11:10 · 384 阅读 · 0 评论 -
verilog paramer array的定义和使用
报segmentation fault。在UVM验证环境中定义类。原创 2024-03-01 09:08:16 · 498 阅读 · 0 评论 -
SDC设计约束——IO延时约束
set_input_delay和set_output_delay的设置转载 2023-03-10 16:54:08 · 628 阅读 · 1 评论 -
如何在父uvm_transaction中随机及例化子的uvm_transaction
如何在父uvm_transaction中随机及例化子的uvm_transaction原创 2022-12-09 15:42:37 · 620 阅读 · 0 评论 -
gcc生成shared library及可执行文件
c->shared library原创 2022-11-21 16:08:34 · 772 阅读 · 0 评论 -
参数化的interface array的例化及虚接口传递
参数化的interface array的例化及虚接口传递原创 2022-11-16 11:02:09 · 870 阅读 · 0 评论 -
通过uvm_printer的print_generic进行扩展打印
通过uvm_printer的print_generic函数进行扩展打印原创 2022-11-15 17:25:52 · 968 阅读 · 0 评论 -
VCS编译时如何加载shared library(.so)库
vcs加载shared library原创 2022-11-11 16:15:47 · 1222 阅读 · 0 评论 -
Systemverilog Open Arrays
sv open array转载 2022-10-24 09:13:28 · 312 阅读 · 0 评论 -
基于DPI-C接口的systemverilog和C之间的动态数组传递
sv和c之间的动态数组传递原创 2022-10-21 21:27:20 · 1275 阅读 · 0 评论 -
What is the Difference Between Behavioral and Structural Model in Verilog
What is the Difference Between Behavioral and Structural Model in Verilog转载 2022-10-08 19:48:31 · 696 阅读 · 0 评论 -
How do Functional, Structural, and Behavioral Models Work Together to Describe a Whole System?
How do Functional, Structural, and Behavioral Models Work Together to Describe a Whole System?转载 2022-10-08 19:31:43 · 183 阅读 · 0 评论 -
Verilog Timescale Scope
verilog的timescale作用域转载 2022-07-26 18:18:22 · 161 阅读 · 0 评论 -
systemverilog的timescale作用域
systemverilog中的timescale作用域原创 2022-07-26 17:58:52 · 736 阅读 · 0 评论 -
systemverilog的interface内的信号和clocking块内的信号区别与调度
systemverilog clocking块内的信号和外部信号的区别原创 2022-07-23 16:38:57 · 1363 阅读 · 0 评论 -
Setup and Hold time and clocking block in system verilog
systemverilog中的接口的setup和hold介绍转载 2022-07-23 11:48:41 · 304 阅读 · 0 评论 -
verdi仿真过程中特定时间段的波形的dump
fsdb波形的特定条件下的dump原创 2022-07-21 14:24:49 · 2105 阅读 · 0 评论 -
VCS命令行CTRL+C后dump完整的fsdb波形
UCLI命令行CTRL+C后dump完整的fsdb波形原创 2022-07-20 20:34:14 · 1925 阅读 · 0 评论 -
VCS编译时用-v加载memory模型导致的覆盖率异常
vcs覆盖率配置文件的部分注意事项原创 2022-07-18 15:24:41 · 938 阅读 · 0 评论 -
基于ral model中寄存器测试重复执行的问题追踪
寄存器验证中存在的重复测试问题追踪原创 2022-07-12 10:31:05 · 325 阅读 · 2 评论 -
如何从本地导入uvm_pkg
从本地导入UVM package原创 2022-07-08 18:00:51 · 830 阅读 · 0 评论 -
UVM 寄存器内建测试序列(built-in sequences)
原文链接:https://blog.csdn.net/qq_42419590/article/details/121487295不少有经验的UVM用户可能会忽略UVM针对寄存器模型内建的一些sequence,实际上如果可以将这些自建的序列作为验证项目一开始的健康检查必选项的化,这对于整个项目的平稳运行会有不小的贡献。这是因为在项目一开始的阶段,设计内部的逻辑还不稳定,对于verifier而言,如果想要跟上设计的进度,可以展开验证的部分无外乎是系统控制信号(时钟、复位、电源)和寄存器的验证。......转载 2022-07-01 10:17:31 · 1067 阅读 · 0 评论 -
UVM中打印信息的控制
UVM消息打印控制转载 2022-06-27 17:49:54 · 741 阅读 · 0 评论 -
verilog for循环中force的用法
verilog for循环中force的用法原创 2022-06-07 10:21:34 · 2113 阅读 · 0 评论 -
VCS+MATLAB联合仿真
原文链接:https://www.youtube.com/watch?v=ujSBTA3v8eA算法工程通常会用Matlab来建模,Digital designer会将Matlab model 作为golden model 进行设计和验证。 面临的问题时VCS不用能直接调用.m文件。 这就需要先将.m文件生成System Verilog的DPI或转成Cpp文件,之后就可以在SystemVerilog 中直接调用了(1) Matlab 生成DPI下面是两个matlab function,分别在两个独立文转载 2022-04-21 20:37:24 · 1129 阅读 · 0 评论 -
fsdbDump用法
原文链接:https://www.francisz.cn/2019/08/29/fsdb-dump/转载 2022-04-16 11:19:41 · 537 阅读 · 0 评论 -
VCS的x态传播选项xprop的用法
VCS的xprop选项用来仿真X态传播,模拟硬件的行为。xprop在脚本中的配置如下:xprop = offifeq ($(xprop),on)USER_CMP_OPTS += -xprop=./xprop_cfgendifxprop的内容如下:merge = tmergetree {testbench} {xpropOff}; // marks a module name and its submodulesinstance原创 2022-04-16 11:14:26 · 5605 阅读 · 6 评论 -
vcs initreg 小记
原文链接:https://www.icode9.com/content-4-1217974.htmlvcs 的initreg功能是为了给reg变量一个初始值,以免不定态的变量值在dut内部传播,导致dut出现挂死。setenv VCS_PRINT_INITREG_INITIALIZATION 1设置这个环境变量后,vcs会把0时刻顶层目录下的所有信号的初始值打印到仿真目录下的一个文件里面。用法分为两步:编译选项为+vcs+initreg+random仿真选项为+vcs+initreg转载 2022-04-13 09:32:16 · 1626 阅读 · 4 评论 -
Verdi 不加载filelist,load design方法
原文链接:https://blog.csdn.net/zhajio/article/details/81203945仿真后调试流程要自动加载Unified Compile编译的KDB,请使用以下命令Verdi命令行选项:-simflow使Verdi及其实用程序能够使用来自synopsys_sim.setup的库映射并从KDB库路径导入设计。-simBin <simv_path>指定simv可执行文件的路径。 这确保了VCS和Verdi使用来自synopsys_sim.setup转载 2022-03-23 10:28:16 · 732 阅读 · 0 评论 -
vcs和verdi的联合仿真(快速打开波形和项目)
原文链接:https://blog.chinaaet.com/heyuanpi/p/5100058552之前的使用方法是先用vcs把fsdb波形文件dump出来。然后打开verdi,导入filelist,再打开fsdb波形文件,最后restore波形信号.rc文件。这是一种比较老式的后处理模式。最近在YouTube上看到vcs和verdi的联合仿真,有些收获,记录在这里。最大的收获是,vcs编译过后可以产生simv.daidir这个文件夹,其中存放的是包含了编译信息的中间数据,这样verdi就可以用这转载 2022-03-21 16:23:07 · 8401 阅读 · 1 评论 -
What does “SoC bringup“ mean?
原文链接:https://electronics.stackexchange.com/questions/103218/what-does-soc-bringup-meanSaw the term “expert in SoC bringup” on a job description for an embedded software developer: SoC here refers to System-on-Chip, but I was wondering what the term “SoC b转载 2022-03-11 09:55:25 · 358 阅读 · 0 评论 -
SV结构体格式化打印
原文链接:https://verificationguide.com/systemverilog/systemverilog-struct/PACKED STRUCT EXAMPLEmodule struct_tb; typedef struct packed { bit [7:0] addr; bit valid; bit [31:0] data; } mem_pkt; mem_pkt pkt; initial begin转载 2022-03-09 15:17:21 · 1322 阅读 · 0 评论 -
uvm message printing mechnism
原文链接:http://www.sunburst-design.com/papers/CummingsSNUG2014AUS_UVM_Messages.pdf本文主要介绍了如何控制消息打印的等级,以及禁止消息打印等转载 2022-03-09 11:23:01 · 59 阅读 · 0 评论 -
SVA断言书籍下载
原文链接:https://www.pdfdrive.com/systemverilog-for-verification-a-guide-to-learning-the-testbench-language-features-third-edition-e161963894.html原创 2022-03-09 10:38:56 · 4212 阅读 · 0 评论 -
UVM verbosity levels for reports.
UVM消息打印等级原创 2022-03-04 10:24:26 · 479 阅读 · 0 评论 -
vcs产生code coverage与function coverage
原文链接:https://blog.chinaaet.com/weiqi7777/p/5100065684vcs仿真中,可以产生以下两类coverage:code coveragefunction coverage对于code coverage,在编译和仿真需要加额外参数。对于function coverage,编译和仿真不需要加额外参数。一、code coveragecode coverage包含以下一些coverage:line coveragetoggle coveragecondi转载 2022-02-28 16:27:15 · 1152 阅读 · 0 评论 -
Synopsy vcs覆盖率配置文件
原文链接1:https://zhuanlan.zhihu.com/p/143164198原文链接2:https://blog.csdn.net/weixin_43197911/article/details/86668207原文链接3:https://blog.csdn.net/zhajio/article/details/105896444配置文件VCS在统计代码覆盖率的过程中,我们通常在编译和仿真命令上添加对应的开关选项,生成一个 .vdb文件记录覆盖率的情况。再使用dve打开该文件查看。下面介原创 2022-02-28 14:47:03 · 2756 阅读 · 2 评论 -
瞬间打开Verdi
原文链接:http://blog.sina.com.cn/s/blog_13f7886010102xqlu.htmlVCS和Verdi是一对好基友,二者相生相伴N多年。VCS为编译仿真工具,Verdi则为查看Waveform的工具,就这样愉快的Cowork着。VCS和Verdi能正常工作的前提是,必须存在filelist(list出了所有用到的RTL),VCS对该filelist中的file进行编译,然后再进行仿真,顺带生成波形文件(xxx.fsdb)供Verdi打开,看到这里Verdi貌似只需要fs转载 2022-02-10 09:39:23 · 1779 阅读 · 1 评论 -
[VCS]Condition Coverage收不全的问题及解法
Coverage Options In Compile/Simulation原文链接:https://www.daimajiaoliu.com/daima/6cb70fd1091e803转载 2022-01-25 19:21:09 · 340 阅读 · 0 评论 -
METRICS-BASED VERIFICATION
原文链接:https://www.intrinsix.com/metrics-based-soc-verificationComplex SoC VerificationVerification is the process by which a design is checked against the specification to ensure that it satisfies all requirements. The verification process is done indepen转载 2022-01-14 17:42:56 · 177 阅读 · 0 评论