3-1 Verilog 4位行为级描述的加法器

使用工具:Xilinx ISE 14.7

这个没什么好说的就是直接使用运算符“+”将输入相加所得的结果分配给输出,代码如下:

module Design_code(
	input [3:0] num_1,
	input [3:0] num_2,
	output [3:0] out_num,
	output CF
    );
	 
assign {CF,out_num} = num_1+ num_2;

endmodule

在这里主要用到的是Verilog的拼接运算符——{信号1信号2}, 其中信号1是高位置,信号2是低位值

测试代码:

initial begin
		// Initialize Inputs
		num_1 = 0;	num_2 = 0;	#50;

		num_1 = 0;	num_2 = 1;	#50;

		num_1 = 0;	num_2 = 3;	#50;

		num_1 = 0;	num_2 = 7;	#50;

		num_1 = 0;	num_2 = 15;	#50;
		
		num_1 = 1;	num_2 = 15;	#50;

		num_1 = 3;	num_2 = 15;	#50;

		num_1 = 7;	num_2 = 15;	#50;

		num_1 = 15;	num_2 = 15;	#50;
        
		// Add stimulus here

	end
仿真结果:

为了方便测试,在这里可以用ISE仿真器提供的数据进制转换,将原来的二进制转化成比较直观的十六进制,操作如下:



结果如下:


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