PIN/PAD Design in SoC - 4 （待续）

4. IO floorplan

也就是IO的摆放。

首先考虑的是有利于bonding，不可以让bonding线交叉、接触等等。当做的芯片需要pin2pin兼容一款旧芯片时，IO的摆放就相当的痛苦。跟玩积木类似的感觉。LQ封装时，注意有substrate或者flag可以共用，可以把所有的groud都先bond到这上面，然后再从substrate上bond到finger上。BGA的更复杂点，substrate有多层，需要专门的工程师完成布线。这部分工作的成果是一份bondingmap，封装厂要根据此文档完成封装。

其次考虑模拟IP的要求。这些IP都有固定的出pin顺序，有些甚至带有自有的IO。需要遵循chip floorplan。
还要考虑IO电源域的划分。模拟和数字、数字和数字、模拟和模拟之间可能需要用power cutcell隔离。这些隔离单元的选择，有时候需要考虑是否把ground都short在一起。需要在地弹噪声影响和ESD之间做个权衡。

最后是供电IO的布局。需要计算一下IO ring上的IRdrop，前端一般只是根据方块电阻简单计算一下，准确的仿真可以交给悲催的后端工程师。有前同事 @ gaojun2340883757提到的ESD整体结构的问题，没有亲自设计过不太懂，只知道在有空闲的地方多放些dummy的电源IO。印象里我们的ESD结构是后端工程们负责处理的。SSO的计算和仿真前面提到过了。还有个EM的问题，电迁移导致的金属失效，一般估算一下芯片的整体功耗，看看现有的电源和地IO的总电流能不能承受。

待续，敬请期待！