DC综合约束：注意事项

1、用采样时钟约束输入信号的input delay

输入信号的input delay不使用驱动时钟来约束，而是使用采用时钟进行约束

举例如下：

2、clock gating输出时钟驱动的信号的output delay使用clock gating之前的输入时钟来约束

clock gating模块的输入时钟和输出时钟属于同步时钟，且具有相同的时钟属性，因此cg输出时钟驱动的时钟信号output delay一律用cg输入时钟进行约束

举例如下：

3、clock gating输出时钟不用设置clock uncertainty

clock gating模块的输入时钟和输出时钟属于同步时钟，且具有相同的时钟属性，因此当输入时钟已经设置了clock uncertainty时则不需要设置uncertainty

举例如下：

4、输入复位信号rst_n_in需要设置input_delay、set_ideal_network

、don’t_touch_network

举例如下：

5、输出复位信号rst_n_out需要设置output_delay、set_ideal_network

、don’t_touch_network

举例如下：

6、输入时钟host_clk，clock gating后的时钟cg_host_clk，虚拟时钟virtual_host_clk以及分频时钟div_host_clk属于同步时钟

clock gating模块输入时钟为host_clk、输出时钟为cg_host_clk、host_clk分频产生的时钟div_host_clk、以及host_clk输入时钟对应的虚拟时钟等四个时钟输入同步时钟，在DC综合约束中要设置为同步时钟。

举例如下：

7、Serdes输出pin脚tx_n/p需要用get_pin约束，而不是用get_port约束，输入rx_n/p可以用get_port约束

Serdes模块输出信号tx_n/p需要保证在Serdes IP输出pin脚到模块port的连线过程中不能插入驱动，而仅仅使用get_port约束不够的，而串行输入rx_p/n则可以用get_port约束

举例如下：

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