IC学习笔记（一）——Verilog加减法及四舍五入

1、加减法计算
①两个位宽相同，定标相同的数相加时，首先将两个数各扩展1个符号位再加，以保证不溢出；
wire [15:0] a;//Q(16,1)
wire [15:0] b;//Q(16,1)
wire [16:0] c;
wire [15:0] d;
assign c = {a[15],a} + {b[15],b};//各扩展1个符号位再加，保证不溢出
assign d = 饱和(c);//Q(16,1)
②两个位宽不一致的数相加时，先整数部分和小数部分都要对齐，再扩展符号位加;
wire [9:0] a;//Q(10,1)
wire [15:0] b;//Q(16,7)
wire [16:0] c;
wire [15:0] d;
assign c = { {7{a[9]}},a} + {b[15],b};//先对齐，再扩展符号位加
assign d = 饱和(c);// Q(16,7)
2、四舍五入
在进行数据截位时，如果一个M bit的数A要四舍五入成N bit的数B，M>N，有偏估计和无偏估计两种方法：
① 有偏

 

有偏估计采用MATLAB中的round算法：

Positive numbers to the closest representable number in the direction of positive infinity.
Neg