IC学习笔记（一）——Verilog加减法及四舍五入

1、加减法计算
①两个位宽相同，定标相同的数相加时，首先将两个数各扩展1个符号位再加，以保证不溢出；
wire [15:0] a;//Q(16,1)
wire [15:0] b;//Q(16,1)
wire [16:0] c;
wire [15:0] d;
assign c = {a[15],a} + {b[15],b};//各扩展1个符号位再加，保证不溢出
assign d = 饱和(c);//Q(16,1)
②两个位宽不一致的数相加时，先整数部分和小数部分都要对齐，再扩展符号位加;
wire [9:0] a;//Q(10,1)
wire [15:0] b;//Q(16,7)
wire [16:0] c;
wire [15:0] d;
assign c = {{7{a[9]}},a} + {b[15],b};//先对齐，再扩展符号位加
assign d = 饱和(c);// Q(16,7)
2、四舍五入
在进行数据截位时，如果一个M bit的数A要四舍五入成N bit的数B，M>N，有偏估计和无偏估计两种方法：
① 有偏

 

有偏估计采用MATLAB中的round算法：

Positive numbers to the closest representable number in the direction of positive infinity.
Negative numbers to the closest representable number in the direction of negative infinity.
wire [N:0] C;
wire [N-1:0] D;
assign C = A[M-1:M-N-1] + 1’b1;
assign D = C[N:1];
即assign D= A[M-1:M-N-2] + A[M-N-1];
②无偏估计

无偏估计采用MATLAB中convergent算法：当一个数小数部分大于0.5时，四舍五入结果为整数部分加1；如果小数部分等于0.5时，四舍五入结果为离它最近的偶数；如果小数部分小于0.5，四舍五入结果为这个数的整数部分。

首先判断高N位是否表示正最大值，若不是正最大值，如果A[M-N-2:0]不全为0，当A[M-N-1]=1时，四舍五入结果为A[M-1:M-N]+1'b1；如果A[M-N-2:0]全为0，且A[M-1:M-N]为奇数，当A[M-N-1]=1时，四舍五入结果为A[M-1:M-N]+1'b1；其余情况下，四舍五入结果为A[M-1:M-N]。
 
由上图可以看出，有偏估计四舍五入的值向绝对值大的方向偏，无偏估计四舍五入的值收敛。
a=!A[M-1] & (&A[M-2:M-N]);//判断高N位是不是正最大值
 b=!(|A[M-N-2:0]) & (&A[M-N:M-N-1]);
 c=|A[M-N-2:0] & A[M-N-1]; 
 assign B=((b|c)&(!a))?(A[M-1:M-N]+1'b1):A[M-1:M-N];