基于Xilinx FPGA求三数之：最大值/中位数/最小值

一个小设计，分享给大家。

CSDN的AI居然嫌弃我文字少了，要求改进！命题作文吗？还要求字数？写点儿啥好呢，先来碗鸡汤？“RTL代码只是手段，电路才是目的。verilog?Vhdl更是浮云！” 与诸君共勉。所以，这篇博客是不会有代码的了。

再总结一下设计的特点？

• 适用于Xilinx Virtex-5、6/7 Series、UltraSacle/UltraScale+ Series FPGA；
• 最小化比较器数量；
• 当比较器基于Slice内的LUT+MUXCY实现时，输入信号具有相等的扇出负载，即A[i]、B[i]、C[i]在本模块内的扇出负载等于5。当不需要三组输出时，每删减一组输出，输入信号的扇出负载减一；
• 当三组输出均实现时，本模块的电路功能等效于将A、B、C输入按大小排序输出；
• 虽然比较器之后的触发器是可选的，但比较器的比较结果在本设计中有着相对最大的扇出负载，故在流水线延迟不是特别敏感的应用场合，建议保留本级触发器逻辑；
• 在不例化Xilinx原语的情况下，Xilinx的综合工具通常选择基于LUT级联的方式实现较小位宽的比较器，并基于LUT + MUXCY实现较大位宽的比较器（位宽阈值与FPGA系列、综合工具ISE/Vivado、工具的综合属性参数设置等有关，目前没查阅到Xilinx手册的明确说法，个人经验是，当比较器需要级联的LUT级数小于等于2时，Xilinx的工具倾向于采用LUT级联的方式）。