Verilog中参数传递与参数定义

1、符号常的定义

用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。

parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。

parameter msb=7; //定义参数msb=7

parameter r=5.7; //定义r为一个实型参数5.7

parameter byte_size=8,byte_msb=byte_size-1; //利用常数表达式赋值

参数型常量经常用于定义延迟时间和变量宽度。在模块和实例引用时，可以通过参数传递改变在被引用模块或实例中已经定义的参数。

参考实例如下：

module exam_prj
 #(parameter WIDTH=8) //端口内的参数只能在这使用
 (
   input [WIDTH-1:0] dataa,//[WIDTH-1:0]
   input [WIDTH-1:0] datab,
   output reg [WIDTH:0] result
  );
  parameter Conuter_Top = 4'd9;//用于代码部分的参数
  //代码部分省略
endmodule

2、参数传递

传递的方法：

2.1、module_name #( parameter1, parameter2) inst_name( port_map);

参考实例：

module adder_16(sum,a,b);
　parameter time_delay=5,time_count=10;
　　　　　......
endmodule


module top;
 wire[2:0] a1,b1;
 wire[3:0] a2,b2,sum1;
 wire[4:0] sum2;
 adder_16  #(4,8)  AD1(sum1,a1,b1);//time_delay=4,time_count=8
endmodule

2.2、module_name #( .parameter_name(para_value), .parameter_name(para_value)) inst_name (port map);

module exam_prj_tb;
　exam_prj//---------
  　　　　 #(
      　　　　.WIDTH(8), 
      　　　　.Conuter_Top(4'd5)
  　　　　 )
   　　exam_prj_inst//------*注意例化时的名字在这个位置*
  　　 (
      　　 .dataa(dataa),
       　　.datab(datab),
       　　.result(sum)
  　　 );
endmodule

2.3、在多层次的模块中，改变参数需要使用defparam命令。 defparam Test.T.B1.P=2； //Test、T、B1分别是高层模块中的底层模块实例。

参数需要写绝对路径来指定。