当您在数据中心环境中操作时，所有内容最终都会通过光纤进行服务器和网络设备之间的长距离、高数据速率传输。光收发器模块及其输入数据线在非常高的信号带宽下运行，这给高速设计人员在布局、路由和信号完整性方面带来了重大挑战。这些系统已发展到每通道 100G 级别，多通道上的聚合数据速率达到 800G 或 1.6T。
以这些数据速率运行的交换机和光学 PHY 将扩展到具有 PAM-4 信令格式的 224G 数据速率，使所需的通道带宽达到每通道 56 GHz。这些带宽正在将到达 PHY 层和光学模块所需的传统铜互连推向极限。在本文中，我将介绍使用现代网络交换机中的光学 PHY 的重要指南、布局拓扑以及如何处理这些组件中的电源。
光学 PHY 布局和布线中的挑战
下图显示了网络设备中多通道以太网接口的高级拓扑。该架构显示了以太网接口的三个基本部分：嵌入在主机处理器中的 MAC 层、PHY 接口以及连接到提供数据传输的物理介质（在本例中为光纤）的模块。
这里，铜线接口和光纤接口之间的差异发生在模块和 MAC/PHY 层之间。模块连接到某种类型的 SFP 连接器，本质上是铜线和光纤之间的接口。这里应用的调制将所需的信道带宽限制在每通道 28 GHz 或 56 GHz，具体取决于调制格式和数据速率。主机/控制器、PHY 和光收发器模块之间的路由是通过差分对完成的。
上述拓扑结构适用于多种数据速率，涵盖多条通道上 1 Gbps 的长距离传输，最高可达 800G 以太网，依靠多条 100 Gbps 通道连接到光纤收发器。目前，在 2023 年，行业正在转向通过铜线以 56 GHz 带宽进行 224 Gbps 信号传输，用于多种应用，包括光学模块和高数据速率源之间。这将互连设计挑战推向毫米波级别，同时也给电源完整性带来挑战。
PHY 封装和尺寸
用于与光链路接口的 PHY 组件通常以高引脚数 BGA 形式提供，典型间距约为 0.8 毫米。在单个封装中集成多个通道的组件将具有 500 到 1000 个引脚。其中许多将是 VSS（接地）。应首先检查球形引出线中 TX 和 RX 引脚的位置，因为这将驱动组件中的布线策略。
下图显示了这些组件上的球形输出的一部分。显示球形输出的这一部分的原因是为了说明 Rx/Tx 对进入组件的位置。
光学 PHY 封装右下角的示例 ballout。
上面显示的示例 ballout 适用于以 56G 最大速度运行的 16 通道 PHY（NRZ 或 PAM-4，仅显示通道 12-15）。此包中有几个要点需要注意：
- 大多数引脚为 VSS（接地）；这在高球数开关控制器和网络设备的 PHY 中很常见
- 每条车道的 P 侧和 N 侧在外侧行/列上不相邻（红色框）
- 界面的某些部分位于包装内部（蓝色框）
您应该如何创建扇出策略以路由到这些组件？这是以这些数据速率运行的最困难的部分之一，因为扇出和逃逸路由是大多数信号完整性问题出现的地方。首先，考虑支持这些设计所需的堆叠，并选择有助于扇出的层厚度。
PCB 层压材料和层厚度
这些系统中使用的层压材料主要是 Megtron 7 或同等材料，例如 Isola 的 Tachyon 100G。这些层压材料的 Dk 介于 3 和 3.35 之间，Df 介于 0.0012 和 0.0017 之间。这些值足以实现到达组件封装内球所需的带状线布线。我们通常不会针对非增强型 Rogers (PTFE) 材料，因为存在“湿面条”问题；这些非增强型层压材料（未固化时）在生产过程中难以处理。当层很薄时，层压材料会非常柔韧，并且可能会出现层与层之间的错位。
因此，我们更喜欢在低损耗扩散玻璃增强材料上使用薄层来支持布线。虽然这些 PHY 封装可以具有高引脚数，但层数不需要非常高，因为大多数引脚都是 VSS。但是，您必须选择支持布线到内球的外层厚度和 Dk 值。
示例：从 PHY BGA 进行路由
对于路由到如上所示的 PHY，我们有两种选择：
- 将两条走线直接布线到外侧两排的 P 和 N 球中，将内侧行布线为差分带状线
- 将所有走线布线为差分带状线，并通过盲孔布线至封装
与选项 2 相比，选项 1 需要多 2 个层的堆叠。根据过去使用这些模块的项目，我建议采用方法 2，在顶层填充接地层，将所有接地引脚连接在一起。然后，您可以将 2 个微孔堆叠到 L3 以到达下一个接地平面。这将确保这些层转换有清晰的返回路径，并将 L1 和 L3 上的平面很好地拼接在一起。
假设我们有一个 PHY，其间距为 0.8 毫米 BGA 封装。我们的示例堆叠可以支持此组件，如下所示；红色框勾勒出可用于布线到 PHY 外行和内行的两层。
如果我们将逃逸布线放在 L2 上，我们可以使用 4 mil 焊盘内微孔，纵横比 = 0.5。这样就剩下大约 23.5 mil 的空间用于微孔上内层焊盘之间的布线。这足以在 L2 上的微孔之间布线差分带状线对。
此示例布线看起来类似于下面显示的迹线。VSS 引脚上的交错接地灌注将位于顶层，并通过堆叠的盲/埋孔微孔连接到内排上的 GND L3。我们倾向于将一对迹线保持在一起，因为我们希望最大限度地减少此差分对输入端的回波损耗。这是在极高数据速率下抑制通道合规性的最大因素之一，例如在这些系统中实现的 224 Gbps 目标。
对于通孔部分，差分信号上的盲孔是首选，因为它们在高数据速率下产生的阻抗偏差和回波损耗较小。这是因为它们在差分通道中产生的输入阻抗偏差较低。只要它们堆叠得不太高，它们就适合 224 Gbps PAM-4 通道。
下面的 Simbeor 仿真结果显示通过 4 mil 层压板上的差分盲孔（横跨上方堆叠中的 L1-L2）布线到 BGA 和目标光学模块。此通道将符合 224 Gbps PAM-4 信号；带宽限制用红色虚线表示。从技术上讲，这种结构可以支持高达 280 Gbps 的 PAM-4 信号（70 GHz 奈奎斯特）。
跨两层的差分盲孔回波损耗频谱示例。此通孔结构可支持高达 70 GHz 的带宽（280 Gbps PAM-4）。
布线至光纤模块
一旦有了不会破坏信号完整性的 BGA 突破，您就可以轻松地将通道引出到光学模块。只需设计所需的差分阻抗，尽量减少匝数和长度调整，光学模块的 SFP 连接器中将有另一个通孔转换，但该通孔转换可以从 BGA 突破通孔转换镜像，以便信号可以传入光纤收发器。此链路的设计到此结束。需要进行最后一次混合模式 S 参数模拟
电源完整性选项
考虑到上面列出的电源调节器拓扑，处理这些系统中的电源完整性是一项挑战。这些系统所需的配电策略取决于 MAC 层是否嵌入到主机处理器（CPU/FPGA 或 ASIC）中，或者您是否只设计网络交换机。PHY 和 MAC 可能需要一个实现自适应电压调节 (AVS) 的调节器，而这不是典型的 CPU 或 FPGA 主机中使用的功能。
- 带有嵌入式MAC、外部PHY的CPU/FPGA主机：
- 主机上的每条轨道都需要专门的多相、多级 VRM
- PHY 拥有自己的 AVS 调节器
- 网络交换控制器主机，外接PHY：
- 控制器和 PHY 可以与 AVS 共享调节器
如果您查看典型的 ballout，您会发现主逻辑电源、Tx/Rx 电源、PLL 和低速总线都有单独的轨道连接。数据表和应用说明中的某些指南会建议使用铁氧体来隔离低功率或更敏感的 PLL 轨道，正如我在另一篇关于PDN 中的铁氧体博客中所讨论的那样。应用这种隔离是一种有争议的做法，会产生好坏参半的结果。在这些系统中，请谨慎遵守电源指南，而应专注于电容去耦，以便为这些组件产生的快速比特流提供电源。
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