增加元件例化语句的可读性

在我们写verilog或者VHDL的时候，往往需要用到元件例化。这里不用原理图方式，因为可移植性差。

但是用代码实现元件例化，可移植性是提高了，可读性反而差了，所以这里提供一个方法来提高可读性。

就是使用AsciiArtStudio，把图片转成asc II码，再复制到.v或者.vhd文件，如下图所示。

不一定只是元件例化可以用这一招，状态转换图也可以。

FFT蝶形图也可以。

时序图的话，可以使用TimeGen。

这个工具的用法比较简单，在工具箱那里随便点，就能掌握的了，主要缺点是没法放大，但是目前没找到比这个软件更好用的。

当然，把asc II码复制过去的那部分，记得要注释（在sublime的话，选中要注释的部分，使用快捷键ctrl+/即可）。

在AsciiArtStudio里面画好的图记得要保存好，以便下次能重复使用。

试试看，可读性是不是大大提高了。