verilog加法溢出判断（附代码

补码加法运算溢出判断三种方法：
［方法一］
Xf、Yf分别两个数的符号位,Zf为运算结果符号位。
当Xf =Yf =0（两数同为正）,而Zf=1(结果为负)时,负溢出；
当出现Xf =Yf =1（两数同为负）,而Zf=0（结果为正），正溢出.
［方法二］
Cs表示符号位的进位，Cp表示最高数值位进位，⊕表示异或。
若 Cs⊕Cp =0 ，无溢出；
若 Cs⊕Cp =1 ，有溢出。
［方法三］
用变形补码进行双符号位运算（正数符为00,负数符号以11）
若运算结果的符号位为"01",则正溢；
若结果双符号为10,则负溢出；
若结果的双符号位为00或11，无溢出
自己写了段小代码如下：
reg  signed [4 : 0] a = -5'd3;
reg  signed [3 : 0] b = -4'd4;
reg  signed [4 : 0] sum;
wire signed [5 : 0] sum_temp;
//tb
  initial begin
      a = -5'd14;
      b = -4'd4;
      #100;
      a = -5'd15;
      b = 4'd4;
      #100;
      a = 5'd15;
      b = 4'd4;
      #100;
      a = -5'd2;
      b = 4'd4;
      #100;
      a = 5'd3;
      b = 4'd4;
      #100;
      a = -5'd5;
      b = -4'd4;                        
  end
assign sum_temp = a + b;
always @ (posedge clka )
begin
    case(sum_temp[5:4])
        2'b01: sum <= 5'd15;       //正溢
        2'b10: sum <= -5'd16;      //负溢
        2'b00,2'b11: sum <= {sum_temp[5],sum_temp[3:0]};  //无溢出
        default: sum <= {sum_temp[5],sum_temp[3:0]};
    endcase          
end
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作者：miffywm 
来源：CSDN 
原文：https://blog.csdn.net/miffywm/article/details/79085467 
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