Verilog常数赋值、字符串、标识符

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本文链接：https://bestfpga.blog.csdn.net/article/details/102604599
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1.整数赋值

按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；
表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；
常说的二进制、八进制、十进制、十六进制称作数字的基（base）；
其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；
表示常数的bit数称作size。Verilog使用到的字符都是不区分大小写的。

另外要明白二进制数本身的运算规则与一个数是signed还是unsigned、小数点在哪个位置没有任何关系，这些只是设计者人为的规定。但是在代码设计时，要标识清楚数据是signed或unsigned，目的有两个：（1）.对设计者的提示；（2）.一些操作符、IP核的数据端口，对数据是signed或unsigned的“身份”有要求。

如果一个数是负数（前面加了’-’），那么它必定采用的是二进制补码形式。

方式1

常数赋值有两种，一种为直接赋值（符号+一串数字位），采用这种方式赋值时，默认数据是sigend形式。如下面一个简单的示例：

在这里插入代码片
module test
(
    input clk,
    output reg [31:0] c
);

wire [31:0] a, b;

assign a = -595;
assign b = -10;

always @ (posedge clk)
    c <= a + b;

endmodule 

对两个带符号数做加法运算，结果仍然是带符号数，Vivado中仿真时，将Radix设置为Signed Decimal，可以看到变量C的结果为-605。

方式2

另一种则是常见的基常数赋值方法（符号+size+单引号+基格式字符+一串数字位），如"assign a = +16’d53;", 符号和size是可有可无的。

如果在基格式字符（b、o、d、h）前加上’s’，表示这是个带符号数signed；没有加’s’则表示是不带符号数unsigend。如果前面加了符号位“-”，会自动用二进制补码的形式。

如下面的简单示例：

在这里插入代码片`timescale 1ns / 1ps

module test
(
    input clk,
    output reg [31:0] c
);

wire [31:0] a, b;

assign a = -32'd595;   // 加上size，省去s
assign b = -'sd10;      // 省略size，加上s

always @ (posedge clk)
    c <= a + b;

endmodule 

仿真结果与第一个示例相同。

位宽扩展

这里先不讨论将低位宽的数据赋值给高位宽数据的问题，比如将12bit的a赋值给16bit的b。先讨论直接将低位宽的常数赋值给高位宽的数据时，位宽扩展遵循怎样的标准（不考虑x和z）。

以下面的测试代码为例，将12bit的常数赋值给16bit的数据：

在这里插入代码片wire [15:0] a = 12'd565;
wire [15:0] b = -12'd565;
wire [15:0] c = -12'sd565;
reg [15:0] d = -12'sd565;

仿真结果如下，分别展示了赋值结果的2进制和10进制：

对于正数，赋值结果为高位补0。**对于负数（二进制补码），无论是reg还是wire型、加s声明为带符号数或者不加s，结果都是高位补符号位。可见位宽扩展只与数据的正、负有关。**Verilog HDL的位宽扩展机制可以确保设计者安全、便捷地完成程序设计。

“负数”与“带符号数”的区别

由于负数必须需要符号’-'来规定，所以第一感觉就是将负数和带符号数二者等同。**其实两者并不完全相同，如果只加负号，不加s，虽然软件工具会将其用二进制补码表示，但仍不会将其当作带符号数signed看待。**看下面的示例代码：

在这里插入代码片
module test
(
    input clk,
    output reg [15:0] a,b,c,d
);

always @ (posedge clk) begin
    a <= -12 / 3;
    b <= -'sd12 / 3;
    c <= -'d12 / 3;
    d <= -4'sd12 / 3;
end

endmodule

仿真结果如下图：

对于a：在没有规定大小和基格式时，-12和3都视作带符号数，因此结果为正确的-4；

对于b：-'sd12使用字符’s’声明这是个带符号数，结果同样是正确的-4；

对于c：-'d12虽然声明这是个负数，但没有加-s，软件仍然不会将其视作带符号数，运算结果与预期不符；

具体分析：+12为00……1100，取反为11……0011（共32位），加1得11……0100，由于没有申明为负数，因此做除法时，软件将其视为无符号数‭4,294,967,284‬，除以3得1,431,655,761‬，二进制存储为‭101 0101 0101 0101 0101 0101 0101 0001‬，由于定义为16位，仅保留低16位0101 0101 0101 0001‬，即十进制21841

对于d：-4’sd12同时还指定了大小，但4’sd12已经超过了4bit带符号数的表示范围，它的值12（1100）实际意义上是-4（最高位符号位表示负数，二进制补码），前面再加’-'为正4，除以3，近似为整数后值为1。

2.实常数赋值

Verilog HDL本身是支持在代码中使用小数、科学计数法的，只不过赋值给整数型数据时，会发生隐式转换，转换为整数。看下面的示例：

在这里插入代码片
wire [15:0] a = 1e4;
wire [15:0] b = 12.1;
wire [15:0] c = 12.5;
reg [15:0] d = -12.5;

仿真结果如下：

数据a用科学计数法进行赋值。隐式转换的规则是：(1). 转换为最接近的整数；(2).中间值.5转换时，向远离0的方向进行。如数据c，12.5 => 13；数据d，-12.5 => -13。