下图是从RTL代码到门级网表的过程,这个过程的工作是综合的事情,所以也叫做逻辑综合。即把设计的代码转换成基于foundary标准单元库中各种标准单元的一个电路图。因为netlist本质就是一个逻辑电路图,只不过呈现出来的形式是门级网表netlist。
布局布线后的netlist
拿到综合后的netlist后,就开始做导入设计,然后开始做后端实现。后端实现就是根据这个逻辑电路把逻辑变成实际物理连接的过程。
所以布局布线后写出来的netlist其实也是门级网表。只不过此时netlist中的cell的数量(或者叫门的数量)更多了,因为工具在PR的过程中为了优化timing会引入更多的buffer,inverter。
要注意布局布线后的netlist还可以包含有power和ground信息,因为后面做物理验证LVS要用这种netlist。
ECO后的netlist
通常说的ECO包含Timing ECO和Function ECO。
Timing ECO指为了修复timing而做的ECO,比如插hold buffer,upsize cell修复setup等等。
Function ECO指为了修复设计的bug而做的一些逻辑功能上的改动。
Spice Netlist
门级网表只能看到门级的cell。而spice格式的网表可以看到门级电路内部的各种管子,比如看到有多少pmos管,nmos管,nwell等。spice格式网表是用于物理验证LVS用。如图,左边是PR输出的门级网表,右图是v2lvs后的spice格式的网表。