physical only cell（Well Tap,Endcap,Decap）介绍

        平时的设计中，physical only cell代表什么意思呢？它们不在netlist里面，那我们为什么要加它们，加它们的意义又是什么？今天就来简单的介绍一下。先给一个Floorplan之后的图，大家先猜一下Well Tap,Endcap,Decap分别对应的是哪一个。

一。Well Tap Cells

        一般情况下库单元通常会自带well tap，那么n-well（n阱）就会连接到VDD，substrate（衬底）就会连接到GND。但是，我们在PD的过程中并不需要对每个单元都要有这样的结果，对一个n-well（也就是一行）我们只要一个连接到VDD就可以了，substrate同理。如果这样连接的话，是不是可以省掉很多的面积。所以就会有“tap-less”bibraries。

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Tapless 工艺见：数字IC后端小白学习日志---006 day（LVS的注意事项与Tapless工艺）-CSDN博客

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但是由于如果仅有一个tap会由于n-well和substrate的阻值而导致latch-up出现，故而我们在一定的距离内添加well tap单元来避免latch-up效应。

二。Decap Cells

        decap cell全称是Decoupling Capacitor（解耦电容）。在COMS电路运行过程中，信号的不断变化可能会导致电源电压的不稳定。这里可以视为稳定的直流电压上加上了一个会变化的交流干扰电压。如果在电源的power和Ground之间接入一个大小适当的capacitor，利用capacitor隔直通交的特性，可以平缓电源电压的波动。它自身是没有逻辑功能的。Decap Cell通常放置在row的两端，或者hard macro的附近。

（Decap 在之后运用到的时候再来展示。。。。。。。。。。。。。。）

三。Endcap cells

        添加endcap cell主要是为了避免或者是缓和PSE（Poly-Silicon Edge effect，多晶硅边缘效应）,OSE（Oxide Spacing Effect，氧化层间距效应）所造成的影响，就是说不能让poly和OD周围太空旷，不对称，密度太低。主要是从DFM上考虑的。按理说所有的core区域的macro都要包一圈endcap，以保护其他周围区域的std cell的性能。

        介绍以上这些physical only cell后，应该对这些单元有一个大致的了解。

        当然还有一些单元也是充当类似于physical only单元的作用，他的输入连接到TIEHI TIELOW，不需要的时候仅仅充当一些纯粹的物理单元，只有用的时候才成为正式的标准单元。这就是ECO Cells。后续会进行介绍。

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扩展：

        再说一下PSE和OSE。

        在标准CMOS工艺中，PSE是指由于多晶硅栅极的边缘效应引起的制造不均匀性。这些不均匀性可能会导致阈值电压的变化和不稳定，从而影响晶体管的性能。这种效应通常会在晶体管的边缘区域导致不一致的电气特性，进而影响整个电路的可靠性和性能。

        OSE是指在制造过程中，由于氧化层间距的变化引起的效应。具体来说，不同的间距可能会影响到晶体管的特性，比如漏电流、阈值电压和击穿电压等。OSE效应会导致晶体管间特性的变化，影响电路的一致性和可靠性。

        总结来说，PSE和OSE是与晶体管边缘和间距相关的制造效应，添加endcap cells的主要目的是缓解这些效应对电路的负面影响，确保电路性能和可靠性。