Vivado 中如何使用 AXI DMA, PL 访问 DDR

最新推荐文章于 2024-07-27 11:55:31 发布
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分类专栏： c++ fpga zynq 文章标签： DMA  xilinx DDR PL 读写 vivado
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本文链接：https://blog.csdn.net/leon_zeng0/article/details/97621090
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本博客详细介绍了如何在Vivado 2018.2中使用AXI DMA进行DDR内存的读写操作。首先，通过添加AXI DMA IP并配置接口，接着添加FIFO并建立DMA与FIFO的连接。然后，将DMA中断连接到PS，完成PL到PS的中断设置。最后，在SDK中编程验证DMA功能，实现数据回路校核。
摘要由CSDN通过智能技术生成

起始工程是原来的helloworld 工程，若有不清楚，那就先实验了helloworld，再来开始这个实验。

http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html 是主要参考资料，详细原理请参考原文。

原文实验是Vivado 2014， 我的验证测试是在 Vivado 2018.2.

实验内容是用 AXI DMA 存取DDR 内存的数据，给一个ip 应用， 这里简单为 AXI4-FIFO，然后构成一个回路。写数据，然后校核数据，如果一致就表示成功。

1：添加 AXI DMA

在 Vivado 中打开原来的helloworld 工程，Save As 本工程的名字 RDddr，作为工程起点。

打开原理图， 在其中 Add IP，选择 AXI Direct Memory Access，

加入后，点击 ‘Run Connection Automation

下拉菜单中选择  /axi_dma_0/S_AXI_LITE

 

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leon_zeng0
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