FPGA基础之同步复位与异步复位

1、异步复位

//异步复位

always @ (posedge clk or negedge i_rst)
if (!i_rst) begin 
a <= 1'b0;
end
else begin
a <= 1'b1;
end

2、同步复位

//同步复位
always @ (posedge clk )
if (!i_rst) begin 
b <= 1'b0;
end
else begin
b <= 1'b1;
end

RTL视图

总结：

1、同步复位 

  优点：降低亚稳态的出现；抗干扰，易于剔除复位信号中的毛刺；易于静态时序分析。

 缺点：占用了更多的逻辑资源；复 位信号宽度需要大于时钟周期，否则认为毛刺；时钟出现问题后无法复位。

2、异步复位

 缺点：如果rst信号在clk边沿的时候撤销，会造成亚稳态；已被干扰

 优点：利用了触发器的CLR端，充分利用资源；不依赖于时钟