FPGA开发中的各种仿真——行为仿真、功能仿真、时序仿真

之前一直觉得行为仿真和功能仿真是一个东东，今天查了下才有点明白。

FPGA学习-RTL行为级仿真、综合后门级功能仿真和时序仿真的区别

行为仿真

写完设计源文件（.V或.VHDL）、tb文件之后，不综合，直接进行仿真，比如在vivado中，写完文件就是直接执行了了behavior仿真

还没有综合，所以只是考虑了我们的HDL描述的功能是否符合设计要求，不考虑电路门延迟和线延迟。

功能仿真

这是综合之后进行的仿真。
综合后门级功能仿真。绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用，而输出的Verilog或者VHDL网表可以用来仿真。
之所以叫门级仿真是因为综合工具给出的仿真网表已经是与生产厂家的器件的底层元件模型对应起来了，所以为了进行综合后仿真必须在仿真过程中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元件，无法进行仿真。Xilinx公司的集成开发环境ISE中并不支持综合后仿真，而是使用映射前门级仿真代替，对于Xilinx开发环境来说，这两个仿真之间差异很小。

时序仿真

在设计流程中的最后一个仿真是时序仿真。在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件（Standard Delay format Timing Anotation）。SDF时序标注最初使用在Verilog语言的设计中，现在VHDL语言的设计中也引用了这个概念。

Vivado 中综合后和执行后的功能和时序仿真

VIVADO仿真功能系列
Vivado几种仿真模式比较

• 综合后功能仿真：综合后，通用的逻辑转换为器件相关的原语，综合后功能仿真可以确保综合优化不会影响到设计的功能性。运行时，会生成一个功能网表，并使用UNISIM库。
• 实现后功能仿真：实现后，设计已经在硬件中完成布局和布线工作，实现后功能仿真可以确保物理优化不会影响到设计的功能性。运行时，会生成一个功能网表，并使用UNISIM库。
• 综合后时序仿真：该仿真使用器件模型中估算的时间延迟，并且不包括内部连线延迟。通用的逻辑转换为器件相关的原语后，可以使用估算的布线和组件间延迟。使用此仿真可以在实现之前查看潜在的时序严苛路径。
• 实现后时序仿真：该仿真使用真实的时间延迟。使用该仿真来检查设计功能是否能工作在设定的速度上，可以检测出设计中未约束的路径、异步路径时序错误（比如异步复位）。