占空比为50%的奇数分频器的设计

本文介绍了如何设计一个占空比为50%的奇数分频器,通过N模计数器在上升沿和下降沿触发实现。详细步骤包括两个非50%占空比时钟的生成,最后通过它们的逻辑与得到占空比为50%的分频输出。提供了一个Verilog代码示例,通过调整参数N可实现任意奇数分频。
摘要由CSDN通过智能技术生成

                 占空比为50%的奇数分频器设计思路

              1.  首先进行上升沿触发的N模计数,计数器从零开始,到 (N-1)/2 处时钟翻转,然后经过 (N+1)/2再次翻转

                   得到一个占空比非50%的输出时钟out1.

              2. 同时进行下降沿触发的N模计数,计数方法同上升沿相同,然后得到一个占空比非50%的输出时钟out2

              3.把以上两步得到的输出时钟out1和out2相“与”得到的输出out即占空比为50%的N分频(N为奇数)。

 

             下面是占空比为50%的N分频代码,修改参数N的值就可以实现任意奇数分频:

 

module div_odd(clk,out
    );
input clk;
output out;
reg [m:0] a=0,b=0;  //m为满足 2^(m+1)>N 的任意整数
reg out1,out2;

always@(posedge clk)
begin
 if(a<(N-1)/2)
   begin
  a<=a+1;
  out1<=0;
 end
 else if(a==N-1)
  
  a<=0;
 else
  begin
    a<

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