同步 FIFO 实列及仿真结果

        先入先出队列（FIFO）是一种可以实现数据先入先出的储存器件，他就像一个单向管道，数据只能按照固定的方向从管道的一头进来，再按照相同的顺序从管道的另一头出去，最先进来的最先出去。FIFO在数字系统设计中有着非常重要的应用，它经常用来接觉时间不能同步情况下的数据操作问题。

        FIFO和RAM有很多相同的部分，唯一不同的部分是FIFO没有操作地址，而只是用内部指针来保证数据在FIFO中的先入先出的正确性。

 

        下面是verilog描述的同步fifo，主要包括如下单元  ： 储存单元  写指针 读指针 读写控制信号和 慢 空标志。

module fifo(clk,rst,data_in,write,read,data_out,full,empty
    );
input clk,rst,write,read;       //同步FIFO ，同步复位
input [15:0]data_in;
output reg full,empty;
output reg [15:0]data_out;
parameter depth=2;              //储存深度 ，即储存数据的个数
parameter max_count=2'b11;

reg [depth-1:0]tail;           //读指针
reg [depth-1:0]head;           //写指针
reg [depth-1:0]count;
reg [15:0] memory[0:max_count];

always@(posedge clk)
begin
 if(rst)
  begin
  data_out<=4'b0000;
  tail<=2'b00