XILINX RFSoC全面解析（五）—— Zynq UItrascale+ RF Data Converter IP核详解

最新推荐文章于 2025-03-08 22:50:44 发布
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分类专栏： XILINX RFSoC 全面解析 文章标签： xilinx fpga项目开发 ZYNQ IP
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本文详细介绍了Xilinx RFSoC中Zynq Ultrascale+ RF Data Converter IP核的配置过程，包括System Configuration、PLL和Clocking Configuration、Multi Tile Sync、Converter Band和ModeLink Coupling等关键设置。内容涵盖ADC和DAC的基本配置，如采样率、时钟同步、混频器设置、模拟校正模式等，旨在帮助开发者理解并使用该IP核。

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这期我们来看看RFSoC独有的IP核——Zynq UItrascale+ RF Data Converter如何使用。

我使用的VIVADO版本是2018.3，这个是最低版本，要开发RFSoC,VIVADO版本必须不低于2018.3。

另外电脑配置也需要很高，64位，8核@3.4GHz CPU，16GB内存，固态硬盘这样的配置只能算低配，刚勉强能跑起来。建议有条件的朋友使用工作站或者服务器。

首先在VIVADO中新建一个工程，因为我使用的是xilinx官方的开发板，所以可以直接设定选board就行。

在IP Catalog中输入RF Data就能找到这个IP核。

打开以后IP核的配置界面如下：

我们先配置一个简单的，单通道ADC+单通道DAC，实数转复数，单频段。

下面依次介绍界面上的选项。

目录

 

Basic

1. System Configuration

2. PLL and Clocking Confiquration

3. Multi Tile Sync、Converter Band、ModeLink Coupling

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