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这是一份华为数字IC设计的笔试题库，涵盖了单选和多选题，涉及验证环境、异步FIFO、低功耗设计、Verilog语法、时序分析、逻辑函数化简等多个方面，适合数字IC设计的学习者和求职者刷题复习。
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题目背景
- 笔试时间：2022.07.29
- 应聘岗位：数字IC设计
题目评价
- 难易程度：★★★★☆
- 知识覆盖：★★★★☆
- 超纲范围：★☆☆☆☆
- 值得一刷：★★★★☆
文章目录
- 单选 2
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- 1.验证环境中提到的参考模型(Reference Model)只支持不带时序的功能建模，不支持时序建模
- 2. 有关异步FIFO,以下说法正确的是
- 3、以下不属于异步电路引入的问题是()
- 4、下列关于静态随机存储器(SRAM)和动态随机存储器(DRAM说法错误的是()。
- 5、以下低功耗措施中，哪种不是降低电路翻转率的方法?
- 6、以下说法错误的是( )。
- 7、在PR阶段将std-Vt的逻辑单元替换为high-Vt的逻辑单元主要作用是:
- 8、在SystemVerilog中，函数(function) 可以调用任务(task) 。
- 9、以下不是sva语法的是
- 10、 在DC优化timing的时候， 工具采用下面那个命令可以通过移动寄存器来达到调整时序优化的目的?
- 11、以下选项中，z的二进制表示正确的是: reg [7:0] z; z = $unsigned(-4)
- 12、下面哪种systemverilog 描述表示当前子线程不阻塞后面的进程执行()
- 13、以下哪些名称不属于verilog关键字?
- 14、I2C总线接口在快速模式下数据位传输速率可达?
- 15、 assign c[31:0] = { { {(32-P){1'b1}}}, a[P-1:0]} 对于P=1到32,都是合法的
- 16、 Verilog中data[10 -: 5]与下列哪种表述是等效的
- 17、逻辑函数化简[Y=AB'C+A'+B+C'], 结果为( )。
- 18、仿真时经常需要代码调用verilog系统函数以达到相应的仿真结果，如下不是verilog系统函数的是()
- 19、 设计一个异步FIFO用于数据缓存，FIFO写入时钟频率是100MHz, FIFO读出时钟是50MHz。FIFO写入数据在每100个Cycle里最多只写入50个数
- 20、状态机设计有利于高频设计的物理实现
- 21、x表示
- 22、通常一颗SOC芯片中，动态功耗中占比最高的是()
- 23、Verilog中属于4态的数据类型有
- 24、ASIC设计中低功耗方法包含门级，架构级，RTL级等，对低功耗的效果从大到小的排列应该是()
- 25、只使用2选1 mux实现异或逻辑，最少需要() 个mux
- 26、parameter HIGH_PRI = 0; generate if(HIGH_PRI == 1) a=b+C; else a = b; endgenerate 以上逻辑不可综合?
- 27、PIPELINE设计尽量做到每个Cycle的时序开销相当。
- 28、如果能保证CLKA时钟域的信号在CLKB时钟开启之前稳定，可以不做异步处理
- 29、 在verilog中， 下列语句哪个不是分支语句?
- 30、在编码时需要将异步电路放置在一个模块中的目的是
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- 多选 4
单选 2
1.验证环境中提到的参考模型(Reference Model)只支持不带时序的功能建模，不支持时序建模
- A.正确
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