VerilogHDL-学习笔记1-标识符与关键字

1、标识符(identifier）

      标识符用于定义模块名、端口名和信号名等。Verilog的标识符可以是任意 一组字母、数字、$和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。 另外，标识符是区分大小写的

2、关键字

     关键字是语言中保留的用于定义语言结构的特殊标识符。Verilog中关键字全部小写。，在程序编写中不允许标识符与关键字相同。

reg value;                   //reg是关键字；value是标识符

    Verilog HDL常用的关键字有：

always, and, assign, begin, buf, bufif0, bufif1, case, casex, casez, cmos, deassign, default, defparam, disable, edge, else, end, endcase, endfunction, endmodule, endprimitive, endspecify, endtable, endtask, event, for, force, forever, fork, function, highz0, highz1, if, ifnone, initial, inout, input, integer, join, large, macromodule, medium, module, nand, negedge, nmos, nor, not, notif0, notif1, or, output, parameter, pmos, posedge, primitive, pull0, pull1, pulldown, pullup, rcmos, real, realtime, reg, release, repeat, rnmos, rpmos, rtran, rtranif0, rtranif1, scalared, small, specify, specparam, strength, strong0, strong1, supply0, supply1, table, task, time, tran, tranif0, tranif1, tri, tri0, tri1, triand, trior, trireg, vectored, wait, wand, weak0, weak1, while, wire, wor, xnor, xor