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Verilog
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Vivado 加入ILA后Error问题之[DRC LUTLP-1]问题解决
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！目录1、问题描述2、原因分析：3、问题解决：1、问题描述我在工程Debug时，为了抓取信号值来观测时序时，加入了ILA，然后生成BitStream时遇到Vivado Error问题警告如下所示：具体报错内容如下所示：[DRC LUTLP-1] Combinatorial Lo...原创 2021-10-30 20:46:47 · 8443 阅读 · 3 评论 -
Vivado Error问题之[DRC NSTD-1] 问题解决
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！1、问题描述Vivado Error问题警告如下所示：[DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user as...原创 2021-10-30 19:24:32 · 24109 阅读 · 7 评论 -
用户自定义vivado IP核生成与可视化快捷配置窗口
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！目录新建用户自定义vivado IP核：快捷配置窗口设置：新建用户自定义vivado IP核：打开一个编译好的工程(经过Run Systhesis后的工程）tool–>Create and Package New IPReview and Package中点击Re-Package ...原创 2021-10-24 16:30:27 · 1379 阅读 · 0 评论 -
输入延迟资源（IDELAY2）说明
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！每个I/O模块都包含了一个可编程的延迟原句，称作IDELAYE2。IDELAY可以连接到ILOGICE2/ISERDESE2或者ILOGICE3/ISERDESE2模块。IDELAY2是一个可编程的31阶延迟原句，延迟参数可以参考7系列FPGA对应器件家族的器件手册。它既可以应用于组合逻辑也可以应用于时序逻...原创 2021-10-24 15:41:41 · 3451 阅读 · 0 评论 -
SDI接口协议之ST 352
本标准定义了用于描述SMPTE串行数字接口(SDI)上承载的有效载荷的各个方面的4字节有效载荷标识符的结构。例如：数字接口标准、图像速率、采样结构、纵横比、色度、位深度和信道或链路分配。可以可选地在引用SMPTE ST 352的应用特定文档中描述有效载荷的其他应用特定方面，例如：音频信道使用。该标准根据SMPTE ST 291-1定义了如何将有效载荷标识符放置到10位辅助数据分组中。表1 数字传输的通用有效载荷标识符字节定义字节1：有效载荷和数字接口标识...翻译 2021-10-10 17:53:17 · 4211 阅读 · 0 评论 -
Xilinx官方文档检索说明
FPGA的开发工作，没有几年时间的积累，是不可能对FPGA特性、应用等方面有较为全面的了解。本文记录使用Xilinx系列FPGA以来查询过的文档，希望对大家有所帮助！随缘补充更新！点击Documentation便可进入 Xilinx Documentation Navigator查看界面，下载文档了解FPGA开发最基本的使用方法。文档编号搜索：关键词搜索：ug474 7系列FPGA可配置逻辑模块（CLB）ug571 u...原创 2021-10-10 17:25:05 · 2124 阅读 · 0 评论 -
Vivado 工程文件内容说明
如上图所示，Vivado工程文件中包含的各个类型文件具体可分为：project_name.cache：Vivado 软件的运行缓存project_name.hw：所有波形文件project_name.ip_user_files：用户关于 IP 的文件project_name.runs：编译与综合结果，.\impl_1 文件夹中的.bin 和 .bit 即为编译生成的可执行文件...原创 2021-10-02 17:25:39 · 4947 阅读 · 0 评论 -
SDI不同模式时序
SD-SDI:270 Mb/s SD-SDI 线路速率太慢，串行收发器发射器和接收器无法直接支持。为了接收SD-SDI信号，串行收发器RX的线路速率设置为2.97 Gb/s，它以11倍的系数对输入的SD-SDI信号进行过采样。一个被称为NI-DRU的数据恢复单元从过采样数据中恢复实际数据。NI-DRU产生一个数据选通脉冲，以27MHz的速率运行，并以5/6/5/6 RXOUTCLK时钟周期的频率置位。因此，该数据选通脉冲平均每5.5个RXOUTCLK周期断言一次。RXOUTCLK频率为148.5 MHz翻译 2021-10-02 17:08:01 · 3801 阅读 · 2 评论 -
VIVADO中ILA抓取三段式状态机中组合逻辑信号注意事项
抓取三段式状态机中组合逻辑信号会出现以下错误！[DRC LUTLP-1] Combinatorial Loop Alert: 2 LUT cells form a combinatorial loop. 使用ILA抓取三段式状态机中，组合逻辑的 RdState 和 NxtRdState，NxtRdState出现如下错误This can create a race condition. Timing analysis may not be accurate....原创 2021-09-26 00:45:20 · 2184 阅读 · 0 评论 -
XPM_FIFO_SYNC使用说明
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！下面介绍一个 XPM_FIFO 实例的基本读写操作。• 所有同步信号都对wr_clk 的上升沿敏感，它被假定为根据目标设备和FIFO/存储器原语要求运行的缓冲和切换时钟信号。• 当FIFO 未满且wr_en 在每个wr_clk 周期置位时执行写操作。• 当FI...原创 2021-09-26 00:04:07 · 5286 阅读 · 0 评论 -
VESA--1080P时序代码
module DispTimGen#( parameter HOR_BW = 12 , parameter VER_BW = 11 ,// 1080P @ 60Hz 参数值 parameter H_TOTAL = 2200 , parameter HS_STAR...原创 2021-09-11 15:21:11 · 4890 阅读 · 0 评论 -
[DRC CFGBVS-1] Missing CFGBVS and CONFIG_VOLTAGE Design Properties解决方法
[DRC CFGBVS-1] Missing CFGBVS and CONFIG_VOLTAGE Design Properties:解决方案： 参照Xilinx UG899，Page25 ； UG470，Page33Vivado DRC 工具可以根据 Configuration Bank Voltage Select (CFGBVS)、CONFIG_VOLTAGE 和 CONFIG_MODE 属性设置检查器件的配置接口是否具有正确的电压支持。...原创 2021-09-06 10:43:23 · 4131 阅读 · 0 评论 -
Vivado Error：[Place 30-602]IO port ‘InClk‘ is driving multiple buffers.解决方法
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！Error描述：[Place 30-602] IO port 'InClk' is driving multiple buffers. This will lead to unplaceable/unroutable situation.The buffers connected are:u_DispTop/u_D...原创 2021-09-05 19:28:31 · 3523 阅读 · 0 评论 -
XPM_MEMORY_SDPRAM的使用说明
xpm_memory_sdpram #( .ADDR_WIDTH_A ( 9 ) , // DECIMAL .ADDR_WIDTH_B ( 9 ) , // DECIMAL .AUTO_SLEEP_TIME ( 0 ) , // DECIMAL .BYTE_WRITE_W...原创 2021-09-06 00:17:53 · 6289 阅读 · 0 评论 -
Vivado常见Error问题解决方法
目录[Labtools 27-3303] ---- FPGA vivado中报错，无法烧录bit[Synth 8-685] variable 'OutDispDataR' should not be used in output port connection[Labtools 27-3303] ---- FPGA vivado中报错，无法烧录bitIncorrect bitstream assigned to device. Bitfile is incompatible for this原创 2021-08-15 22:34:35 · 21455 阅读 · 2 评论 -
Vivado 常见Warning问题解决方法说明
目录1、[Synth 8-2611] redeclaration of ansi port XXX is not allowed2、[Constraints 18-619] A clock with name 'InClk' already exists3、 [Synth 8-2611] redeclaration of ansi port InClk is not allowed4、 [Vivado 12-1017] Problems encountered:5、 [Constrain原创 2021-08-14 21:25:55 · 14472 阅读 · 8 评论 -
vivado2018.2与modelsim10.6安装
vivado2018.2与modelsim10.6软件安装并破解完成后，要在vivado中用当前modelsim生成库文件，此时就需要两个软件的适配，如果使用vivado18.2及以上版本，强烈建议modelsim安装10.6及以上版本。 以下介绍安装过程：1） 安装：打开modelsim安装包，选择路径进行安装，安装完成后需要重启电脑。2） 破解：modelsim10.6安装包内部有破解程序的插件，以modelsim...原创 2021-08-03 21:00:45 · 2432 阅读 · 0 评论 -
高速DAC设计与实现--AD9122
目录芯片简介：功能配置设计高速DAC软件驱动设计芯片简介：AD9122 是一款双通道16位高性能数模转换器(DAC)，在800MSPS工作条件下其无杂散动态范围（SFDR）高达72dBc，最高可提供1200 MSPS采样速率。 高速DAC--AD9122电路原理图硬件设计的电路原理图如上图所示，AD9122具备针对直接变频传输应用进行优化的特性，包括复数数字调制以及增益与失调补偿。DAC输出经过优化后可直接与模拟正交调制器无缝接口，便于后期使...原创 2021-08-01 18:48:57 · 7369 阅读 · 13 评论 -
语音数字采集芯片--Digilent 公司pmodmic 芯片
芯片来完成本系统对语音模拟信号采集的需求。Pmodmic 芯片可以检测外部发出的声音，然后与adcs7476转换芯片配合输出12位的数字信号。Pmodmic 芯片使用电容式传声器与动态压缩器相互配合， 限制输入的音频分贝，使柔和的声音更加响亮，使响亮的声音更加柔和。而SA575低压压缩扩展器 的单位增益为0.5分贝，因此传入的音频信号分贝级别将会下降一半，信号的分贝值会在 40db到20db之间。...原创 2021-07-31 23:39:31 · 1109 阅读 · 0 评论 -
JESD204标准概述
目录JESD204协议标准的分类和区别：JESD204AJESD204BJESD204B的各层规范由于高速ADC的迅速发展，传输速率已经迈入GSPS，因此JESD204B标准协议将会成为应用范围最广的接口传输协议。JESD204协议标准的分类和区别：第一版JESD204标准协议问世于2006年4月，由JEDEC国际协会发布。其中，ADC或DAC为数据转换器，ASIC或FPGA为接收机。由于当时对转换器速率和分辨率的要求不高，所以最初的JES...原创 2021-07-31 17:15:55 · 3696 阅读 · 0 评论 -
数字音频芯片--Digilent 公司PmodI2S芯片控制
Digulter PMODE2S 是一个立体声音频模块，接受所有主要音频数据接口格式和采样率。特点包括：1.立体声24位D/A转换器。2.通过标准耳机插孔输出音频转换信号。3.支持所有主要音频数据接口格式。4.接受16-24 位音频数据。5.用于灵活设计的小型PCB尺寸1×0.8 英寸（2.5 厘米×2 厘米）。6.具有GPIO接口的6引脚PMOD 端口。PMOD2S 利用Cirrus ...原创 2021-07-30 23:01:53 · 1559 阅读 · 0 评论 -
8B10B编解码的Verilog实现
0. 8B/10B编码原理8B/10B编码是由IBM公司在1983年所提出的一种编码方式。该编码根据对应的映射码表和极性取值规则把8bit码字编码成10bit来传输。使编码后的二进制序列中，0、1的个数基本均衡。创造这种编码的目的在于解决在高速串行数据传输时，若出现有多个连0或连1，接收端就会出现时钟漂移或同步丢失的问题。而且8B/10B编码可以根据其特定的编码规则，在接收端检测出传输过程中出错的信息。图1 编码规则在编码过程中，8bit原始码字被分成两部分：低位5bit记为EDCBA（..原创 2021-07-04 21:50:03 · 7493 阅读 · 27 评论 -
vivado中时序约束
对于Zynq设计中，优化FPGA时序约束设计对于实现高速数字信号采集与处理至关重要。Xilinx 官方提供的Vivado设计软件中提供了时序报告功能（Report Timing Summary），为Zynq设计的时序约束提供便捷的设计。如图5-38所示为本课题代码设计完成后、时序约束前的时序分析报告。图5-38 时序约束前时序报告Xilinx Vivado时序报告可提供设计时序特性的高层次信息，依据时序报告可针对具体问题进行解决，其中本课题设计中主要有以下两种时序设计警告：TNS：（总体时.原创 2021-07-05 21:43:12 · 2643 阅读 · 0 评论 -
NRZ码位同步原理及FPGA实现--CDR
在 现 代 通 信 系 统 中 ，位 时 钟 同 步 技 术 即 在 通信码元中提取时钟信息，是精准判断通信数据的基础。例如在光通信发送端和接收端之间，时钟不会单独传送，只能从信号中提取（恢复），如果时钟有偏差，就会直接导致误码率的增大。在接收端进行位同步处理，对时钟纠偏，恢复同步时钟；据此作为最佳采样脉冲，对接收信号进行提取操作，能够准确地恢复原始发送数据。同步性能的好坏直接影响通信系统的性能。出现同步误差或失去同步，就会导致通信系统性能下降或通信中断。...原创 2021-07-31 20:19:56 · 4064 阅读 · 2 评论 -
高速高精密ADC数据采集-ADS62P49
目录0、ADS62P49特性1、实现框架2、配置模块3、同步校准4、数据提取5、测试参考资料：0、ADS62P49特性TI公司的模/数转换芯片ADS62P49。如表所示，该芯片可以实现双通道14位高速高精度数据采集，最大采样速率可达250MSPS。它结合了高动态性能和低功耗在一个紧凑的64-QFN封装中，这使得它非常适合多载波、宽带通信应用。表 ADS62P49主要参数 主要参数 典型值 最大采样率 .原创 2021-07-04 14:03:04 · 6653 阅读 · 8 评论 -
Ubantu系统中vivado安装及配置
1、安装Vivado：目录1、安装Vivado：2、Linux系统下安装Vivado成功导入license,但是view license status里又找不到license3、ubuntu平台vivado无法识别NIC_ID而无法使用license的解决办法4、运行Vivado又找不到FPGA5、Ubantu桌面添加vivado快捷方式1.在xilinx官网下载Xilinx_Vivado_SDK_Lin_2015.4_1118_2.tar.gz2.直接使用指令 tar xv原创 2021-07-03 20:14:12 · 5074 阅读 · 0 评论 -
FPGA中DDR3 MIG ip核使用说明
DDR3（全称：double-data-rate 3 synchronous dynamic RAM），即第三代双倍速率同步动态随机存储器。1、同步是指DDR3数据的读取写入是按时钟同步的；2、动态是指DDR3中的数据掉电无法保存，且需要周期性的刷新，才能保持数据；3、随机存取即可以随机操作任一地址的数据；4、double-data-rate，即时钟的上升沿和下降沿都发生数据传输。micron的MT41K128M16TW；MT41K为型号，128M16表示DDR3容量大小为128M*16原创 2021-08-01 01:04:07 · 3507 阅读 · 0 评论 -
Zynq-LWIP上行传输大批量数据方法说明
LWIP141上行传输数据原创 2021-06-19 17:16:00 · 7187 阅读 · 17 评论 -
Verilog SPI-Flash读写总线控制模块
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2019/11/26 11:55:56// Design Name: // Module Name: spi_driver// Project Name: // Target Devices: //.原创 2021-06-18 21:25:07 · 4122 阅读 · 0 评论