【FPGA学习】（二） 状态机设计

1、状态机的定义

        状态机的本质就是对具有逻辑顺序和时序规律的事件的一种描述方法，它有三个要素：状态、输入、输出

2、状态机的分类

        一段式：主要是讲所有的状态变化以及导致的输出变化都写在了一个always快中。

        两段式：将一些复位信号，clk信号单独写在一个always快中，其他的状态变化，输出值得变化写在一个always快中。

        三段式：将一些复位信号，clk信号单独写在一个always块中，其他的状态迁移变化写在一个always块中，对应状态的输出值得变化写在一个always块中。

        在状态机中，描述当前状态的输出用组合逻辑实现，组合逻辑很容易产生毛刺，而且不利于约束，不利于综合器和布局布线器实现高性能的设计。

        因此建议用时序逻辑实现，而且我们一般只用两段式和三段式。

3、参数定义编码选择

        格雷码：适合所有状态是顺序序列，可以用格雷码来消除毛刺，但如果有复杂分支判断，则                          格雷码也不能达到消毛刺的目的，简单的说，格雷码适合条件不复杂，状态多的情                           况；
        独热码：消耗较少组合逻辑，消耗更多寄存器，因此在FPGA中有利于速度和可靠性。适合                          条件复杂，状态少的情况。
        二进制码：有过渡状态，容易跑飞。

        binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD）

        对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。

4、例子

两段式状态机：

module fsm(
	input	wire 			clk,
	input	wire 			rst_n,
	input	wire 			pi_money,
	output	reg				po_cola
	);
parameter IDLE = 3'b001;
parameter ONE  = 3'b010;
parameter TWO  = 3'b100;

//2'b00 2'b01 2'b10 binary
//3'b001 3'b010 3'b100 one hot 3'b110
reg	[2:0]		state;

//state
always @(posedge clk or negedge  rst_n) begin
	if (rst_n == 1'b0) begin
		state <=IDLE;
	end
	else begin
		case (state)
			IDLE : if (pi_money == 1'b1) begin
				state <= ONE;
			end 
			ONE : if (pi_money == 1'b1) begin
				state <= TWO;
			end
			TWO : if (pi_money == 1'b1) begin
				state <= IDLE;
			end
			default : state <= IDLE;
		endcase 
	end
end
//po_cola
always @(posedge clk or negedge rst_n) begin
	if (rst_n == 1'b0) begin
        po_cola <=1'b0;
	end
	else if (state == TWO && pi_money == 1'b1) begin
		po_cola <= 1'b1;
	end
	else begin
		po_cola <= 1'b0;
	end
end

endmodule