【原创】条件运算符的真假

最新推荐文章于 2023-09-23 22:33:50 发布
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分类专栏： verilog SystemVerilog 文章标签： 开发语言
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本文链接：https://blog.csdn.net/m0_46345246/article/details/119304675
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在进行Verilog进行编码的时候经常要用到三目的条件运算符，但是经常会有初学者，甚至一些经验丰富的工程师在对条件运算符中的条件表达式进行编写时采用了标识符本身作为判断，导致输出结果与期望不一致。本文将通过示例一种典型的条件运算符使用错误的问题。

【问题要求】

当信号enable为0时，条件为真，将信号sig1输出；

当信号enable为1时，条件为假，将信号sig2输出；

【示例代码】

【仿真结果】

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硅芯思见
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