硅芯思见：关于generate用法的总结

最新推荐文章于 2023-07-03 14:51:39 发布
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分类专栏： verilog SystemVerilog 文章标签： 开发语言
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硅芯思见

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Abstract

Verilog中generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。

本文将对generate的几种机构进行示例说明.

Introduction

1.generate语法结构

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硅芯思见
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