（65）时序约束:[3分频时钟约束]

（65）时序约束:[3分频时钟约束]

1 本节目录

1.1 本节目录
1.2 基本时序约束概念
1.3 时序约束:[3分频时钟约束]
1.4 结束语

2 基本时序约束概念

A、约束是FPGA设计中所不可缺少的，通过它可以指定设计各方面的设计要求，一般常见的是包括引脚位置约束、区域约束、时序约束、电平约束等几个方面。
B、时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序要求，知道综合和布局布线截断的优化算法等；
C、布局布线约束：主要指定芯片I/O引脚位置和知道软件正在芯片特定的物理区域进行布局布线；
D、其他约束：指的是目标芯片型号，接口位置和电气特性等约束属性。
E、理解约束的目的为设计服务，是为了保证设计满足时序要求，指导FPGA工具进行综合和实现，约束是Vivado等工具努力实现的目标。

3 时序约束:[3分频时钟约束]

（1）时钟命令
A、定义时钟的命令有两个：create_clock和create_generated_clock；
B、create_generated_clock命令主要是定义generated clock和master clock的关系；
C、create_generated_clock命令如下：

create_generated_clock [-name clock_name] \
    -source master_pin \
    [-master_clock clock] \
    [-edge edge_list] \
    [-edge_shift shift_list] \
    [-divide_by factor] \
    [-multip