Verilog 计数器参考描述方式

一条九漏鱼

已于 2024-04-08 15:19:11 修改

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分类专栏： verilog 文章标签： fpga开发

于 2024-04-08 14:58:28 首次发布

本文链接：https://blog.csdn.net/m0_46644085/article/details/137509602

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文章讨论了在硬件描述中，如何正确区分组合逻辑和时序逻辑，强调了在时序逻辑中不应使用阻塞赋值而在组合逻辑中使用非阻塞赋值的重要性，以避免潜在的问题。

摘要由CSDN通过智能技术生成

组合逻辑和时序逻辑完全分开的描述方式

always@(posedge clk)
begin
    if(rst == 1'b1)
    begin
        count <= 0    ;
    end
    else
    begin
        count <= next_count    ;
    end

end

assign next_count = count + 1'b1    ;

无伤大雅的时序逻辑和组合逻辑的混写

always@(posedge clk)
begin
    if(rst == 1'b1)
    begin
        count <= 0    ;
    end
    else
    begin
        count <= count + 1'b1    ;
    end
end

会产生问题的描述方式

1、在时序逻辑中使用阻塞赋值

2、在组合逻辑中使用非阻塞赋值