移植altera-quartus程序到xilinx-ISE

1. altera与xilinx两家公司IP核不兼容，移植到xilinx需要ise重新生成IP核。比如：全串行fir滤波器设计中的pll/adder/mult。altera使用NCO核生成正余弦信号，而xilinx使用dds。这里要注意使用相位增加值计算公式。
   另外，altera的adder ip没有时钟激励，
   adder Uadder ( .dataa (add_a), .datab (add_b), .result (add_s));
   xilinx的adder ip存在时钟激励，
   adder Uadder ( .clk(clk), .a(add_a), .b(add_b), .s(add_s));
   在移植程序时，这个地方可能产生时序约束问题。比如：
   [altera adder IP 计算的add_s=add_a+add_b，不受时钟边沿影响]
   
   [xilinx adder IP 计算的add_s=add_a+add_b，受时钟激励影响，导致移植后计算结果错误]
   因此，笔者弃用了xilinx 的adder ip核。直接用assign语句，排