MeionDZ: 锁相环电路在Xilinx与Altera中的移植问题

Q：

杜老师，您好！

    我正在根据您的《锁相环技术原理及FPGA实现》一书，在xilinx的FPGA上实现锁相环。但我根据书中的参数编写后完全不能锁定。我的DDS IP配置是phase offset programmability：streaming；phase width:35bit;output width:10bit.

但是仿真结果是DDS完全没有受到控制，一直是400Hz输出，相位固定。

    请问杜老师能指出我的问题在哪里吗？

   

A：

Altera与Xilinx两家器件的IP核接口不同，当用到IP核时，需要根据各自的IP核修改代码。建议选购Xilinx版本的图书（如同信同步、调制解调技术）参考学习，本配套相应的开发板学习，可极大提高学习效率。