Xilinx DDR3 MIG系列——Xiinx DDR3官方手册ds176_7series_MIS

本节目录

一、官方手册ds176_7series_MIS
1、DDR3功能支持
2、MIG官方手册资源
3、Vivado DDR3 MIG IP资源表的导出与查看

本节内容
Xilinx官方提供了手册，以便硬件开发者设计DDR3的硬件电路，和FPGA开发者使用MIG官方ip核完成项目的逻辑开发。
针对Xilinx Zynq-7000 All Programmable SoC and 7series FPGAs，提供了两份官方手册，数据手册ds176和用户手册ug586。

手册一：ds176_7series_MIS
手册二：ug586_7Series_MIS

一、官方手册ds176_7series_MIS
1、DDR3功能支持
对于ds176手册来说，FPGA开发者只需要关注DDR3的相关部分即可，即使手册是全英文的，效率也很高。
具体功能支持点：

(1)Component support for interface widths up to 72bits
组件支持的接口宽度高达72位 
(2)Single and dual rank UDIMM, RDIMM, and SODIMM support
组件支持的接口宽度高达72位
(3)DDR3 (1.5V) and DDR3L (1.35V)
(4)1, 2, 4, and 8 Gb density device support
1、2、4和8Gb存储设备支持
(5)8-bank support
8Bank支持
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(6)x8 and x16 device support
x8和x16设备支持
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(7)8:1 DQ:DQS ratio support
8：1 DQ：DQS比率支持
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(8)Configurable data bus widths (multiples of 8, up to 72bits)
可配置的数据总线宽度（8倍，最多72位）
(9)8-word burst support
8字的突发支持
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(10)Support for 5 to 14 cycles of column-address strobe(CAS) latency (CL)
支持5到14个周期的列地址频闪器
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(11)On-die termination (ODT) support
终端（ODT）支持
(12)Support for 5 to 10 cycles of CAS write latency
支持5到10个周期的CAS写入延迟
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(13)ZQ calibration – initial and periodic (configurable)
ZQ校准-初始校验和定期校验（可配置）
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(14)Write leveling support for DDR3 (fly-by routing topology required for DDR3 component designs)
为DDR3写入均衡（DDR3组件设计所需的动态路由拓扑）
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(15)JEDEC®-compliant DDR3 initialization support
符合JEDEC®标准的DDR3初始化支持
参考文章：Xilinx DDR3 MIG系列——内存基本概念及原理
(16)Source code delivery in Verilog and VHDL (top-level files only)
Verilog和VHDL传递（仅限顶级文件）
(17)4:1 and 2:1 memory to FPGA logic interface clock ratio
4：1和2：1的内存到FPGA逻辑接口的时钟比率
(18)ECC support
ECC支持
(19)I/O Power Reduction option reduces average I/O power by automatically disabling DQ/DQS IBUFs and internal terminations during writes and periods of inactivity
I/O功率降低选项通过在写入和不活动期间自动禁用DQ/DQS IBUF和内部终止，降低了平均I/O功率
(20)Internal VREF support
内部VREF支持
(21)Multicontroller support for up to eight controllers
多控制器支持最多8个控制器
(22)Two controller request processing modes:
两种控制器请求处理模式：
Normal: reorder requests to optimize system throughput and latency
正常模式：重新排序请求，以优化系统吞吐量和延迟
Strict: memory requests are processed in the order received
严格模式：内存请求按接收到的顺序处理

2、MIG官方手册资源
对于FPGA开发者，逻辑资源的评估尤为重要，这样可以合理划分功能，做整体资源的调度。
在我看来，需要注意DDR3控制器的所耗费的LUTs以及对时钟BUFG的使用情况。
通常对于大项目来说，LUTs的评估一般都心里有数，很容易做到，但是时钟资源的评估很容易忽略，一般高速ip核内部都会占用时钟资源，因此尤其需要注意时钟资源。
下面是官方的手册，一些具体数据，但是实际开发还是以vivado中资源为准

3、Vivado DDR3 MIG IP资源表的导出与查看
在vivado中查看某个模块，或者ip所占用的资源，必须run implementation完成，将网表映射到FPGA的物理资源上，通俗点讲，EDA工具将对应器件和线路布置完成，place和route完成。
此时点解下图中的Report Utilization，生成资源表。

通过点击下图Export to Spreadsheet，可以将资源导出至表格形式，用来查看。

Vivado中ddr3 mig的lut资源情况为7661，明显比手册提供的要少。
通常手册上提供的是最大配置时候所占用的资源，也就是极限情况下。项目开发中评估的时候，我们以最大占用资源进行评估，这样后期对于debug预留空间，以及其他功能模块开发很舒服。

对于时钟资源的使用，bufg使用3个，MMCE使用了1个，Pll使用1个，bufH使用1个

在MIG的代码中也可以看出来，有两个涉及到时钟的模块：

①mig_7series_v4_2_clk_ibuf.v
②mig_7series_v4_2_infrastructure

在mig_7series_v4_2_clk_ibuf.v中，主要是对系统输入时钟的设计，支持三种输入方式一个是差分，一个是单端，一个是no buffer。可通过ip界面配置，用于优化时钟buffer。
本例程设计的选用NO_BUFFER模式，故此模块占用0个时钟buffer。

在mig_7series_v4_2_infrastructure.v中，使用一个PLL，一个MMCM，3个BUFG和一个BUFH。