versal架构简介：Sec II

        前面一章粗略地介绍了versal器件的硬件架构以及系统启动等模块，这一章将详细介绍硬件架构。分为以下几个模块。下面将分别介绍这些模块。

1.High-level Interconnect Diagrams

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Device-Level Interconnect Diagram

        对于versal器件而言，每一个器件都工作在属于自已的电源域中。以下图为例。最左侧为PL端逻辑，负责和CPM,APU,RPU相连接进行通信。最右侧的PL和APU,RPU,以及CPM,PMC,AI engine之间通过NoC相连接进行通信，同时通过NoC访问HBM存储以及DDR。Pl端可以通过ACP接口直接访问FPD中的APU。

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PMC-PS-CPM Interconnect Diagram

        下面这张框图展示了PS与CPM以及PMC之间的连接。

        APU不能直接访问DDR，先通过ACE总线访问FPD域中的CCI（一致性连接），CCI再通过4条AXI总线访问NoC，NoC再访问集成在versal芯片中的DDR控制器/HBM接口以及pl端逻辑。

        ACP:直接访问APU中的SCU。

        ACE:访问FPD CCI。

这里简单的介绍一下一致性：

        作为APU，只能处理二进制机械指令。在versal器件的APU中，支持流水线架构，以RISC指令中的加法指令为例：（inst1的作用是将a1寄存器和a2寄存器的值相加传给a0寄存器，inst2的作用是将inst1执行后a0的结果和a1相加再次传给a0）

        inst 1 ---->   add  a0, a1,a2

        inst 2 ---->   add  a0, a0, a1

算术表达：a0 = a1 + a2

                  a0 = a0 + a1

        这两条指令在APU中运行会经历一下五个阶段：

        在经过WB这个阶段后数据才会被写道a0寄存器。两条指令执行的流水如下：

        不难发现，在做第二个指令的运算时（EXE阶段），使用的a0并不是第一条指令结束所产生的新数据，这里就称其不一致了。

Processing System Architecture

下面介绍处理器系统架构

        整个处理器系统包括APU，RPU以及PMC组成，分别工作在FPD(全功耗域)，LPD(低功耗域)以及PMC电源域。

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FPD Interconnect Diagram

        FPD（全功能域）包括带有L2缓存的Cortex-A72应用处理器MPCore（APU），该缓存连接到缓存一致性互连（CCI）。当来自APU（应用处理单元）外部的设备或模块（例如其他处理器或外设）需要访问APU的共享内存或L2缓存时，这些访问请求会通过系统内存管理单元（SMMU）进行路由和管理。，以允许它们访问APU共享内存和APU L2缓存。

        CCI包括ACE端口，以提供APU L2缓存与PL（可编程逻辑）的一致性。两个ACE端口可以侦听两个附加处理器的缓存。

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FPD Functional Units

  

Unit	Description
APU processor engine	双核/四核 Arm® Cortex- A72, v8-架构
FPD_SWDT	系统看门狗定时器（System Watchdog Timer，SWDT）是一种用于监控软件完整性的机制，确保系统中的软件能够按预期运行。
AXI interconnect	AXI interconnect switches, NIC-400
Cache coherent interconnect (CCI)	将APU处理器和SMMU数据连接到共享的1 MB L2缓存
SMMU	系统内存管理单元（SMMU）带有转换控制单元和多个独立的转换缓冲单元（TBU），用于将虚拟地址转换为物理地址。
Non-coherent interconnect	I/O外设分支和APB编程接口
FPD_XMPU	用于寄存器和系统模块的内存保护单元
DBG registers	CoreSight

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LPD Interconnect Diagram

        PS低功耗域（LPD）包括Cortex-R5F MPCore处理器及其紧耦合存储器（TCM）、OCM内存和用于PS电源控制的PSM控制器。RPU还具有直接连接到加速器RAM（XRAM，如果存在）的互连，XRAM可以与PL中的逻辑单元分区共享。PS LPD互连包括RPU MPCore、OCM、PSM控制器和I/O外设（IOP）。LPD有多个与I/O引脚的连接。

        TCM绕过了cache，直接访问内存，并且直接与处理器核心相连接。TCM在处理器里面。

        OCM与处理器相连接，在处理的外部，并且通过NOC访问ddr内存。OCM也可以通过AXI-LPD总线访问PL端的逻辑。最后可以直接访问XRAM以及OCM Memory

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LPD Functional Units

Unit	Description
RPU processor engine	双核Cortex-R5F处理器 (支持Arm v7R 指令集）
TCM memory	每个RPU核心有三个TCM，提供确定性的低延迟存储空间（每个核心总计128 KB）
PS manager (PSM)	PSM固件由PLM固件下载，用于LPD和FPD的电源管理。
OCM RAM	1 MB 片上系统内存在 OCM 分支上
Accelerator RAM (XRAM)	4 MB，四bank内存，带有 OCM 开关和三个 PL 接口
LPD DMA	通用DMA单元，具有simple和链表功能。
Interconnect (INT)	分支：主分支、OCM 分支、I/O 外设分支和 APB 分支
OCM_XMPU	内存保护单元：用于 OCM 端口的保护，确保 OCM 开关上的内存访问安全。
LPD_XPPU	外设保护单元：用于保护对 I/O 外设的访问，防止未经授权的访问和数据篡改。
SWDT	系统看门狗定时器，用于软件完整性监控。
SCNTR	系统计数器参考，用于软件。
LPD GPIO	通用输入输出控制器（26 MIO 通道，32 EMIO 通道）
GEM	Gigabit Ethernet controller
LPD_I2Cx	Two I2C Controllers
DBG_xx	CoreSight

Platform Management Controller Architecture

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PMC Interconnect Diagram

        系统启动并由PMC（平台管理控制器）控制。RCU执行ROM code中的code并将初始平台加载器和管理器（PLM）固件加载到PPU处理器中。启动序列和平台控制功能详见第三部分：平台启动、控制和状态。

        集成硬件通过可编程设备图像（PDI）文件进行配置。PDI由配置数据对象（CDO）文件及其他元素组成，这些文件由PLM处理，包括配置PS（处理系统）、NoC（片上网络）、DDR内存控制器等。

        PMC操作分为四个阶段，首先是硬件如硬件复位后，RCU会开始或重新启动其BootROM代码的执行。复位后，RCU配置系统以访问启动设备，查找并处理启动头。RCU从启动设备下载平台加载器和管理器（PLM）固件，并将其写入PPU处理器内存。

        当RCU完成设备启动后，PLM接管系统，进行进一步配置并加载RPU、APU和可编程逻辑中处理器的系统软件。

        启动过程分为四个阶段：

        1. **预启动（阶段1）**：上电和复位（PMC硬件）

        2. **启动设置（阶段2）**：初始化和启动头处理（RCU BootROM代码）

        3. **加载平台（阶段3）**：启动镜像处理和设备配置（PPU PLM固件）

        4. **启动后（阶段4）**：平台管理和监控服务（RCU和PLM）

        在正常运行期间，PLM和PSM固件监控并响应系统请求和事件。PMC存在于所有设备中，并且是所有操作模式所必需的。其职责包括：

        - 硬件复位控制电路和序列器

        - 在上电复位（POR）和系统复位（SRST）后的设备初始化（由RCU BootROM执行）

        - 从支持的启动设备启动和配置

        - 使用配置帧接口（CFI）配置可编程逻辑（PL）中的可适应引擎

        - 执行支持加密和解密、认证和密钥管理的安全核心功能

        - 提供测试和调试基础设施，以支持边界扫描和Arm CoreSight跟踪与调试

        - 监控系统活动并响应安全和功能安全事件

        - 从复位中释放处理系统（PS）

        - 控制系统电源

        - 管理系统错误

        PMC确保系统的启动和运行过程顺利进行，并提供必要的管理和监控功能。

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PMC Interconnect Components

        PMC 互连包括两个大型 AXI 分支，配备了多个内存保护单元。PMC 还包括一个 AXI4-Stream 分支，具有多个通道，用于 SBI、DMA、AES 和 SHA3。此外，DPC 和 JTAG 集成调试包含多个不同的接口和特殊用途通道。

AXI Switches

PMC 互连包括以下分支：
        - PMC 主分支，包括辅助（aux）分支和 APB 分支
        - PMC IOP 分支

Memory and Peripheral Protection Units

PMC 互连包括 PMC 主分支中以下接口的保护单元：
        - XMPU：用于 PMC_RAM 和 SBI
        - XPPU：用于 CFU 和 PMC 外设接口
        - XPPU：用于 NPI 主机总线控制器

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PMC Functional Units

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PMC I/O Signals

        PMC的I/O连接支持启动、系统管理和其他功能。每个设备都有几十个与PMC相关的引脚。其中有15个是专用I/O引脚，剩下的引脚是可配置的PMC多路复用I/O（MIO）引脚，这些引脚支持闪存和I/O外设接口。

        I/O外设和SD/eMMC闪存控制器可以通过使用EMIO路由连接到PL的HDIO引脚。当通过PL进行路由时，必须为LPD和PL电源域供电。

Integrated Hardware

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DDR Memory Controller

        集成的DDR内存控制器（DDRMC）连接到NoC互连网络。该控制器支持DDR4和LPDDR4内存接口，可以配置为32位或64位DRAM数据接口，支持ECC或不支持ECC。一些设备包括多个DDR内存控制器。DDRMC具有四个NoC接口端口，用于处理多个数据流，并支持质量服务（QoS）类别，以确保在控制器内部对内存请求的适当优先级。

        每个DDRMC还包括一个AMD内存保护单元（XMPU），以仅允许具有适当安全性和读写属性的特定事务进行授权访问。

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Network on Chip Interconnect

        NoC互连跨越整个设备，使大多数处理器或DMA单元能够到达几乎任何目标。全局地址映射基于NoC互连。

        可配置的NoC是基于AXI4的网络，用于路由高带宽、实时和低延迟的连接。NoC在设备的水平和垂直方向上扩展到设备的边缘。其多通道结构提供了多个路由和隔离流量的选项。NoC是一个全阻塞交叉开关，连接内存控制器、可编程逻辑、处理系统、集成硬件、集成外设和平台管理控制器。

NoC connections include:

• DDR memory controller ports
• PL to PL connections
• Memory mapped access to integrated hardware and peripherals
• Connecting between PS and PL

Programmable Logic Overview

        可编程逻辑（PL）是一种可扩展的结构，提供了创建多种可能功能的能力。PL逻辑区域包括构建块和与NoC、I/O引脚以及在某些情况下处理系统的接口。这些可以共同配置，以创建几乎任何类型的硬件功能，包括硬件加速器、微处理器、功能流水线单元以及大多数类型的外设。

        动态可编程逻辑补充了处理系统和集成硬件的功能，以提高应用程序性能。PL实例化系统功能，并提供系统与集成硬件和外设之间的连接。

        PL包括若干集成外设选项，适用于许多不同的高性能I/O。

        PL元件的连接和配置通过AMD Vivado™设计套件和AMD Vitis™统一软件平台工具链在可编程设备镜像（PDI）中捕获。PDI包含PL配置帧（CFRAME），这些配置帧由PLM发送到配置帧单元（CFU）进行处理。CFU通过配置帧接口（CFI）与PL进行连接。PL可以在启动过程中进行配置，并在正常系统操作期间重新配置。PL配置可以在调试和功能安全应用中进行回读。

        PL（可编程逻辑）的构建模块包括DSP引擎、可配置逻辑块（CLB）、块RAM和UltraRAM集成组件。这些组件被时钟结构和布线通路所环绕。PL建立了处理系统（PS）、控制与处理模块（CPM）、平台管理控制器（PMC）、网络芯片（NoC）、AI引擎、GTs、用于DDRMC/PL的XPIO银行、LVCMOS高密度I/O（HDIO）缓冲区以及在PL中实例化的组件之间的连接。

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PL System Block Diagram

        从下面这张图中可以看出PMC通过CFI配置接口去配置PL端的逻辑，而配置帧来自于pdi文件。同时可以发现RPU,APU与PL端通过AXI总线进行连接通信。，相比于RPU,PL端可以通过ACE，ACP总线去访问APU以及L2级cache。

        CPM作为PL端的逻辑集成在CIPS这个硬核IP中，可同时访问PS端的逻辑。

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Programmable Logic Integrated Hardware

可编程逻辑包括几种类型的实例化构建块：

        - 数字信号处理引擎（DSP）
        - 可配置逻辑块（CLB）：逻辑和查找表（LUT）
        - Block  RAM：4 KB 数据，带有用于 ECC 的位（36 Kb）
        - UltraRAM）：32 KB 数据，带有用于 ECC 的位（288 Kb）

Configurable Logic Block

        可配置逻辑块（CLBs） 位于 PL（可编程逻辑）中，并通过硬件设计工具进行配置。CLB 包含逻辑单元和查找表（LUTs），可以配置为多种不同的组合，并与 PL 中的其他组件连接，以创建特定功能、处理单元和其他实体。

        每个 CLB 包含 32 个 LUT 和 64 个触发器（flip-flops）。LUT 可以配置为一个 6 输入的 LUT 和一个输出，或者配置为两个 5 输入的 LUT，每个 LUT 有独立的输出，但输入是共享的。每个 LUT 输出可以选择性地在触发器中进行注册。

        除了 LUT 和触发器之外，CLB 还包含算术进位逻辑和多路复用器，以创建更宽的逻辑功能。在每个 CLB 内部，16 个 LUT 可以配置为 64 位 RAM、32 位移位寄存器（SRL32），或者两个 SRL16。

        每个 CLB 内部都有专用的互连路径，用于连接 LUT，而无需离开和重新进入 CLB，从而大幅减少了全局布线资源的使用。此外，新的 CLB 功能，如级联多路复用器，允许创建灵活的进位逻辑结构。

Digital Signal Processing Engine

        DSP 引擎结合了高速与小占用空间的特点，以提供高性能和系统设计灵活性。DSP 引擎集成在 PL（可编程逻辑）中。除了数字信号处理，DSP 引擎还有广泛的应用，例如宽动态总线移位器、内存地址生成器、宽总线多路复用器和内存映射 I/O 寄存器。DSP 引擎通过 AMD DSP58 原语进行实例化。设备中 DSP 引擎的数量有所不同，具体数量可以在《Versal Architecture and Product Data Sheet: Overview (DS950)》中查看。

        每个 DSP 引擎包括一个专用的 27 × 24 位乘法器和一个 58 位累加器。乘法器可以动态绕过，两个 58 位输入可以馈送到一个单指令多数据（SIMD）算术单元（双 24 位或四 12 位加/减/累加），或者一个逻辑单元，该逻辑单元可以对两个操作数生成十种不同的逻辑功能之一。

        DSP 引擎中实现了新的功能模式，包括：

        - 18 x 18 + 58 二进制补码 MAC，支持背靠背 DSP 引擎
        - 单精度浮点（binary32）累加
        - 三元素二进制补码向量点积，支持在 INT8 模式下进行累加或后加操作

Block RAM

        双端口块 RAM（Block RAM）具有 4 KB 的数据存储容量，使用错误校正编码（ECC）进行保护，总计 36 Kb 每个块 RAM。该 RAM 可以配置为一个 36 Kb 的 RAM，或两个完全独立的 18 Kb 的 RAM。RAM 可以配置为简单双端口模式（一个只读端口和一个只写端口）或真正的双端口模式（两个端口都具有读写接口）。块 RAM 还可以配置为单端口模式。每个端口都有自己的时钟和地址接口。端口可以独立配置为 4K×9、2K×18、1K×36 或 512×72。512×72 模式需要简单双端口模式。

UltraRAM

        双端口块 RAM（Block RAM）具有 32 KB 的数据存储容量，使用错误校正编码（ECC）进行保护，总计 288 Kb 每个块 RAM。每个端口可以独立配置为 32K×9、16K×18、8K×36 或 4K×72。

- 级联能力：可通过专用的列路由线连接相邻的单元，以构建更大的内存。
- ECC：两个端口均支持 ECC，具备单比特错误检测与校正、以及双比特错误检测。
- 省电功能：具备睡眠功耗节省功能。

Device I/O Connectivity

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Device-Level Diagram

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MIO and Dedicated I/O Banks

        MIO（多功能输入输出）Bank提供了 PMC（平台管理控制器）和 LPD（低功耗域）的 I/O 连接。每个Bank包括具有多种可编程功能的 LVCMOS 缓冲器。共有三个Bank用于复用的 I/O（MIO），一个Bank用于 PMC 专用引脚。此外，还有四个与 PMC 系统监控器相关的专用模拟信号（DIO_A）。

MIO Bank配置

- Bank500:
  - PMC MIO Bank0：包括 26 个引脚
  - PMC 专用模拟引脚

- Bank501:
  - PMC MIO Bank1：包括 26 个引脚

- Bank502:
  - LPD MIO Bank：包括 26 个引脚

- Bank503:
  - PMC 专用数字引脚：包括 15 个引脚

        这些Bank提供了丰富的 I/O 选项，使得 SoC 可以与外部设备和系统进行高效的数据交互和控制。

I/O Buffer Pin Bank

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GTY and GTYP Pipe Transceivers

高速收发器：

16 个高速管道收发器被分成四个四管道组。收发器引脚可以连接到多个接口：
- PCIe® 控制器 0：在 CPM 中
- PCIe 控制器 1：在 CPM 中
- 高速调试端口（HSDP）：单通道
- PL 接口：此路径仅适用于与 CPM4 配合使用的 GTY XPipe 收发器

有关收发器的连接，请参见《调试数据包控制器（DPC）接口》部分的《调试数据包控制器》章节。

CPM 文档：
有关 CPM 实现的详细信息，请参阅以下文档：
- 《Versal Adaptive SoC CPM Mode for PCI Express Product Guide (PG346)》
- 《Versal Adaptive SoC CPM DMA and Bridge Mode for PCI Express Product Guide (PG347)》 （包括管道收发器信号分配）

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PL HDIO Banks

PL HDIO 缓冲区具有以下特性：
- 输出控制：驱动强度和摆幅速率
- 按每个Bank设置：
  - I/O 电压摆幅：
    - LVCMOS: 3.3V、2.5V 和 1.8V
    - HSTL: 1.8V
    - SSTL: 1.8V
- 输入独立编程：
  - 弱上拉、弱下拉或弱保持
  - 滞后
- HD IOL 逻辑资源 支持低速接口，具备 SDR 和 DDR 逻辑
- IODELAY 功能具备级联输出延迟
- 粗数据对齐
- 芯片内部终端
- 每Bank共享的内部 VREF
- 接收低速的差分信号
- 发送伪差分信号
- LVDS 和 LVPECL 输入的外部终端

操作模式：
- LVCMOS、HSTL、SSTL 单端信号
- 以伪差分模式发送单端信号
- 接收单端和差分信号；差分接收器用于低速时钟输入

系统视图：
HDIO 被安排在每个银行中包含 22 个缓冲区，以连接 PL 到设备引脚。PL 包含多个 HDIO 缓冲区银行。HDIO 银行的数量根据设备和封装大小而有所不同。例如：
- 银行 306：PL 具有 22 个引脚
- 银行 406：PL 具有 22 个引脚

编程模型：
HDIO 缓冲区的 I/O 特性由 AMD Vivado™ 设计套件向导配置的参数控制。

DDR I/O Banks

        DDR I/O Bank专门设计用于支持与外部 DDR 存储器之间的信号传输。在某些Bank中，如果不需要关联的 DDR 存储控制器，它们可以连接到 PL（可编程逻辑）。

        这些 I/O Bank可以使用 XPHY 进行数据流的对齐、串行化和反串行化。每个 I/O Bank包含九组 6 个单元的 nibbles，总计 54 个引脚。

        输入和输出缓冲区支持广泛的单端和差分 I/O 标准，并提供资源以支持高水平的信号质量。每个缓冲区具有 IOL 资源，支持低速 SDR 和 DDR 存储接口以及粗数据对齐资源。

        I/O Bank提供以下功能和支持：

        - 电压标准：1.0V、1.2V、1.35V 和 1.5V。
        - XPHY 逻辑资源：用于对齐和串行化/反串行化高速数据流。
        - IOL 资源：提供简化的低速 SDR 和 DDR 存储逻辑支持。
        - 内部生成的 VREF 支持：在 nibble 边界之间共享。
        - 校准输出驱动支持：确保输出驱动的精确性。
        - 校准内部终端：提高信号完整性。
        - 内部差分终端和偏置补偿：增强信号质量和可靠性。
        - 发射器预强调和接收器均衡：优化信号传输和接收。
        - 原生 MIPI D-PHY 接口：支持 MIPI 标准。
        - 串行化/反串行化比率：1:8、1:4 和 1:2。

        位于芯片左侧和右侧南部角落的 I/O Bank无法访问到 PL。在非常小的设备中，I/O Bank也无法访问到 PL。

Package Integration

        设备封装集成包括：

        - 单片 SoC 硅芯片  
        - 带有高带宽内存 (HBM) 硅芯片堆叠的 SoC 硅芯片和互连板
        - SoC 硅芯片和多个 PL 硅芯片，及其超级逻辑区域 (SLR)，通过公共互连板连接到封装基板

        SoC 单片芯片包括 PMC、处理系统、NoC 互连、DDR 以及可以包括计算引擎、加速器和外围设备的集成硬件选项。

SSI Technology Devices

        堆叠硅互连（SSI）技术将多个硅芯片组合在单个设备中。物理上，SSI 技术设备可以在封装基板和两个或多个硅芯片之间使用互连层来构建。

        SSI 技术的示例包括：

        - 高带宽内存（HBM）
        - 多个超级逻辑区域（SLR）

        这些系统芯片（SoC）包括一个单一的硅芯片，其中包含一个平台管理控制器（PMC）、一个处理系统、一个可编程逻辑阵列以及各种集成的硬件逻辑。其物理布局形式多样，包括具有可扩展的 PL CFRAME 阵列的设备、可选的集成硬件加速器和外设，以及可以镜像和模块化的多种不同布局。

        具有 PMC、可编程逻辑阵列和集成硬件的布局被称为超级逻辑区域（SLR）。主要的 SLR 包括一个功能简化的 PMC 和一个处理系统。

        一些设备包括多个 SLR，这些 SLR 具有可扩展的 PL 布局、集成硬件和 I/O 结构。设计有单片结构的设备可以包含一个或多个 SLR。此外，还有采用多硅片堆叠硅互连（SSI）技术的设备，这些设备通过中介层连接多个硅片。

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Monolithic SoC Die Layout Concept

        单片设备是最常见的类型。在这种情况下，单个硅片被附着到封装基板上。

        所有 SoC 硅片的物理布局通常以 NoC 互连和可编程逻辑（PL）为主，PMC 和处理系统（PS）通常位于硅片的一个较低角落。NoC 结构在 PL 中形成一个网格。DDR 控制器位于硅片的底部，而集成硬件选项则可能位于硅片的左侧、顶部和右侧，并且千兆 I/O 收发器被放置在这些边缘的外部。AI 引擎阵列（如果存在）位于设备的边缘，与 NoC 和 PL 进行连接。

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SSI High-Bandwidth Memory Package Concept

        HBM 设备采用硅中介层（silicon interposer die）构建，该中介层连接 HBM 控制器、HBM 存储器芯片堆叠和设备基板。

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SSI Multiple Super Logic Regions

        芯片内的可编程逻辑被定义为超逻辑区域（Super Logic Region，SLR）。多个 SLR 硅芯片可以组合成一个封装，从而提供大量的可编程逻辑资源。

        堆叠硅互连（SSI）设备提供了一个主要的 SoC 环境，通过中介层连接多个硅芯片及其包含的 PL SLR。基本芯片提供了 SoC 功能以及其自身的 PL 主 SLR。每个附加芯片包含次级 SLR，以提供更多的 PL 可配置硬件。

Primary Silicon Die Features

主硅芯片包含控制整个设备的 SoC 功能。具体包括：

- RPU 和 APU 处理系统：用于处理各种计算任务。
- 平台管理控制器（PMC）：
  - JTAG 和 PL 配置硬件：用于调试和配置可编程逻辑。
  - 引导接口（Flash、JTAG 和 SMAP）：支持不同的引导模式。
  - RCU BootROM 代码，PMC 运行 PLM 固件：负责启动和管理系统。
  - PMC RAM：用于存储和处理数据。
  - I/O 外设控制器：管理各种输入输出接口。
- NoC 互连：提供高效的数据传输和通信。
- DDR 内存控制器：负责管理外部 DDR 内存。
- 可编程逻辑：用于实现各种自定义逻辑功能。
- 集成硬件（设备选项）：根据设备型号可能包含的其他集成功能。

 Secondary Silicon Die Features

次级硅芯片主要以 PL 为主，但也包含以下功能：

- 简化的 PMC：
  - JTAG 和 PL 配置硬件：支持调试和配置。
  - RCU BootROM 代码，PMC 运行 PLM 固件：负责启动和管理功能。
  - PMC RAM，安全单元：用于安全和管理目的。
- NoC 互连：连接主芯片和次级芯片，确保数据传输。
- PL SLR：提供额外的可编程逻辑资源。

Board Development Considerations for Multi-SLR Devices

在多 SLR 设备的开发中，需要考虑以下几个方面：

- 专用引脚：多 SLR 设备可能需要专用的引脚来连接和管理不同的 SLR 区域。这些引脚用于处理信号传输、配置和管理等功能。

- 系统电源域 (SPD)：对于 SLR 设备的启动，必须提供系统电源域（SPD）。这要求电源管理设计能够支持多 SLR 设备的功耗需求，并确保在启动和运行过程中提供稳定的电源。

 Dedicated Pins for SSI Technology Devices

        在 SSI 技术设备中，为了支持额外的 SLR 硅片，需要使用多个专用引脚。以下是一些常见的专用引脚要求：

        - REF_CLK 输入引脚：在一些多 SLR SSI 设备中，必须为每个额外的 SLR 硅片提供第二个                         REF_CLK 输入引脚。这是为了确保时钟信号能够准确同步到所有的 SLR 区域。

        - 模式引脚：一些设备需要多个模式引脚，这些引脚用于设置和配置不同的 SLR。模式引脚的配置影响设备的启动和操作模式。

        - 其他的专用引脚：
                  - POR_B 引脚（Power-On Reset Bar）：用于启动时的电源复位。
                  - PUDC_B 引脚（Power-Up Down Control Bar）：用于在设备启动或关闭时控制电源状态。

        这些专用引脚的正确驱动和配置对于多 SLR SSI 设备的正常功能和稳定性至关重要。在设计电路板时，需要确保这些引脚被正确处理，以满足设备的启动和操作需求。

JTAG TAP Instruction Register Lengths

        对于使用 SSI 技术的多 SLR（超级逻辑区域）设备，JTAG TAP（测试访问端口）指令寄存器的长度可以有所不同。每个设备的具体指令寄存器长度和边界扫描操作的数据寄存器定义都包含在 BSDL（Boundary Scan Description Language）文件中。BSDL 文件是描述边界扫描设备的标准文件格式，提供了有关边界扫描寄存器的详细信息，包括指令寄存器的长度和功能。

Table 8: JTAG TAP Instruction Lengths
Device	Instruction Register Length
1 SLR	6 bits
2 SLRs	14 bits
3 SLRs	21 bits
4 SLRs	28 bits