Verilog语言实现两个按键的简单加减计数器

我的设计最终的功能是实现阈值的设置

目前已经实现了按键消抖和正常的加减法

消抖部分代码如下： 

在设计过程中出现了按键key的值变化即加减，与设计初衷不符，最后加上了倒数第13行的判断，此步非常重要，再次判断此时的按键值，保证按键依旧是按下的。

module key_debounce(
    input            clk,          //外部50M时钟
    input            rstn,        //外部复位信号
    
    input      [3:0] key,              //外部按键输入
    
    output reg       key_flag,         //按键数据有效信号
    output reg [3:0] key_value         //按键消抖后的数据
    );
  
reg [31:0] delay_cnt;
reg [ 3:0] key_reg;

always @(posedge clk or negedge rstn) begin 
    if (!rstn) begin 
        key_reg   <= 4'b1111;
        delay_cnt <= 32'd0;
    end
    else begin
        key_reg <= key;
        if(key_reg != key)             //一旦检测到按键状态发生变化(有按键被按下或释放)
            delay_cnt <= 32'd10;  //给延时计数器重新装载初始值（计数时间为20ms） 
        else if(key_reg == key) begin  //在按键状态稳定时，计数器递减，开始20ms倒计时
                 if(delay_cnt > 32'd0)
                     delay_cnt <= delay_cnt - 1'b1;
                 else
                     delay_cnt <= delay_cnt;
             end           
    end   
end

always @(posedge clk or negedge rstn) begin 
    if (!rstn) begin 
        key_flag  <= 1'b0;
        key_value <= 4'b1111;          
    end
    else begin
        if(delay_cnt == 32'd1) 
			begin   //当计数器递减到1时，说明按键稳定状态维持了20ms
           if(key == 4'b1111) //此步非常重要，再次判断此时的按键值，保证按键依旧是按下的
				begin
					key_flag  <= 1'b1;         //消抖结束，给出一个时钟周期的标志信号
					key_value <= key; 
				end
        end
        else begin
            key_flag  <= 1'b0;
            key_value <= key_value; 
        end  
    end   
end    
endmodule
	
	

计数代码如下：

通过输入脉冲值判断是否加减

module counter(
	input clk,
	input rst,
	input key_pulse1,
	input key_pulse2,
	output reg [5:0]counter_counting
);

always @(posedge clk or negedge rst)
	begin
		if(~rst)
			begin
				counter_counting <= 0;
			end

		else begin
				if(key_pulse1)
					begin
						counter_counting <= counter_counting + 1;
					end
				else begin
					if(key_pulse2)
						begin
							counter_counting <= counter_counting - 1;
						end
				else begin
							counter_counting <= counter_counting;
						end
					end
			end
	end
endmodule

顶层设计如下：

module valueset(
input clk,
input rst,
input[3:0] key1,
input[3:0] key2,
output key_flag1,
output key_flag2,
output [5:0] counting
);
wire [3:0] key_value1 ;
wire [3:0] key_value2 ;

key_debounce u1_plus(
.clk(clk),
.rstn(rst),
.key(key1),
.key_flag(key_flag1),
.key_value(key_value1)
);

key_debounce u2_sub(
.clk(clk),
.rstn(rst),
.key(key2),
.key_flag(key_flag2),
.key_value(key_value2)
);

counter u_counter(
.clk(clk),
.rst(rst),
.key_pulse1(key_flag1),
.key_pulse2(key_flag2),
.counter_counting(counting)
);
endmodule 

此时综合电路图如下：

 tb程序部分代码如下：

#500 key1 = 4'b0000;
#500 key1 = 4'b1111;
#500 key1 = 4'b0000;//+1
#500 key1 = 4'b0000;
#500 key1 = 4'b1111;
#500 key1 = 4'b0000;//+1
#500 key1 = 4'b0000;
#500 key1 = 4'b1111;
#500 key1 = 4'b0000;//+1
#500 key1 = 4'b0000;
#500 key1 = 4'b1111;
#500 key1 = 4'b0000;//+1
#500 key2 = 4'b0000;
#500 key2 = 4'b1111;
#500 key2 = 4'b0000;//-1

仿真图如下：

通过key1和key2由0变为1，key_flag进行变化，实现counting的加减