Verilog之4bit加减法器的设计并实现

目录

1 设计内容

2 设计思路

        2.1设计的原理以及注意事项

        2.2设计方案

3 代码实现

4 仿真结果

5 实物结果

6 总结

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1 设计内容

       设计一个加减法器，根据运算选择开关，对两个4比特数进行加法或减法运算，结果用十进制

方式显示在在数码管上。编写代码仿真实现以及在完成下载，在硬件操作实现。  

2 设计思路

2.1设计的原理以及注意事项

（1）时序逻辑电路:

      数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路，简称组合电路，

另一类叫做时序逻辑电路，简称时序电路。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅

仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻

的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有

关。常见的时序逻辑电路有触发器、计数器、寄存器等。

(2) 三种逻辑器件

 （a）计数器

    一般来说,计数器主要由触发器组成,用以统计输入计数脉冲CP的个数,计数器的输出通常为现在

状态的函数。

  （b）寄存器

     寄存器是存放数码、运算结果或指令的电路,移位寄存器不但可存放数码,而且在移位脉冲作用

下,寄存器中的数码可根据需要向左或向右移位。寄存器和移位寄存器是数字系统和计算机中常用

的基本逻辑部件,应用很广。

  （c） 顺序脉冲发生器，

     顺序脉冲是指在每个循环周期内,在时间上按一定先后顺序排列的脉冲信号。产生顺序脉冲信号

的电路称为顺序脉冲发生器。在数字系统中,常用以控制某些设备按照事先规定的顺序进行运算或

操作。

（3）设计的注意事项

（a）区分同步复位和异步复位;

（b） 避免对时钟进行逻辑操作后作为触发信号 不建议使用门控时钟和组合逻辑时钟，易产生毛

刺， 发生误动作，建议使用触发器的使能端，不增加资源。

（c）慎重对计数器进行译码和避免多驱动问题