【数字集成电路设计】第五章 CMOS反相器

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分类专栏：数字集成电路文章标签：笔记

于 2023-06-19 00:12:20 首次发布

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文章详细阐述了CMOS反相器的工作机制，包括静态和动态特性。在静态特性中，讨论了反相器的开关阈值电压（VM）、噪声容限和功耗。动态特性部分涉及传播延时的计算和影响因素，以及如何通过设计优化延时。同时，文章还分析了功耗的动态和静态组成部分，并提供了降低功耗的策略。

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5.3CMOS反相器稳定性的评估——静态特性

5.6综述：工艺尺寸缩小及其对反相器衡量指标的影响

5.7小结

5.8进一步探讨

5.1引言

5.1.1长沟道mosfit工作区域判定

（1）UGS≥UT，器件导通，（UGD≥UT，

（2）器件线性；UGD<UT，

（3）器件饱和。

（4）UGS<UT，器件截止。

5.1.2mos反相器

1、按负载元件和驱动元件之间的关系则可分为有比反相器和无比反相器。

有比（ratioed）反相器：在输出低电平时，驱动管和负载管同时导通，其输岀低电平由驱动管的导通电阻和负载管的等效电阻的分压决定。为了保持足够低的低电平，两个等效电阻应保持一定的比值。

无比（ratioless）反相器在输出低电平时，只有驱动管导通，负载管是截止的，在理想情况下，其输出低电平等于零。

2、驱动元件通常是增强型N沟道MOSFET，而负载元件可以是：

电阻----（E/R反相器）；

增强型（Enhanced）MOSFET----（E/E反相器）；

耗尽型（Depletion）MOSFET-----（E/D反相器）；

P沟道MOSFET-----（CMOS反相器）。

一、E/D反相器

属于有比反相器

二、E/D反相器Vol计算

5.2静态CMOS反相器

5.2.1透视

（1）输出高电平和低电平分别为VDD和GND。换言之，电压摆幅（logic or signal swing ，Vsw）等于电源电压，因此噪声容限很大。

（2）逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。具有这一特点的门称为无比（ratioless）逻辑。它不同于有比（ratioed）逻辑，在有比逻辑中逻辑电平是由组成逻辑的晶体管的相对尺寸来决定的。

（3）稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路。因此一个设计良好的 cmos反相器具有低输出阻抗，这使它对噪声和干扰不敏感。输出电阻的典型值在千欧的范围内。

（4）CMOS反相器的输入电阻极高，因为一个MOS管的栅实际上是一个完全的绝缘体，因此不取任何DC（直流）输入电流。由于反相器的输入节点只连到晶体管的栅上，所以稳态输入电流几乎为零。理论上，单个反相器可以驱动无穷多个门（或者说具有无穷大的扇出）而仍能正确工作，但是，增加扇出也会增加传播延时。尽管扇出不会对稳态特性有任何影响，但它使瞬态响应变差。

（5）在稳态工作情况下电源线和地线之间没有直接的通路，意味着该门并不消耗任何静态功率。

5.2.2静态模型开关

5.2.3静态负载线确定

5.2.4VTC

5.2.5动态特性开关模型

5.3CMOS反相器稳定性的评估——静态特性

5.3.1VM

一、短沟道

开关阈值电压VM：开关阈值电压定义为Vin=Vout的点。

得到 $V_{M}$ 与 $V_{DD}$ 的关系。r代表p管的强度比上n管的强度。

对于 $V_{DSATp}$ 和 $V_{DSATn}$ ，值越大，代表响应的电流就可以增加的更大，对应管子驱动能力越强。

总结：一般希望VM处在电压摆幅的中点（即Vdd/2处）附近，因为这可以使低电平噪声容限和高电平噪声容限具有相近的值，为此要求r接近1,这相当于使PMOS器件的尺寸为（W/L）p=（W/L）n * （VDSATn*K´n）/（VDSATp*K´p）。为使VM上移，要求r的值较大。反之提高NMOS的强度将使开关阈值趋近GND。

二、长沟道

针对长沟道器件或低电源电压的反相器开关阈值：

设计技术：在设计静态CMOS电路时.若希望使噪声容限最大并得到对称的特性，建议使PMOS部分比NMOS部分宽以均衡晶体管的驱动强度。

三、

VM对于器件比值的变化相对来说是不敏感的，这意味着比值的较小变化(如使它为3或 2.5)并不会对传输特性产生多大的影响，因此在工业设计中使PMOS管的宽度小于完全对称时所要求的值是可以接受的。在前面的例子中将比值设为3, 2.5和2,产生的开关阈值分别为1.22V, 1.18 V和1.13V。

改变Wp对Wn比值的影响是使VTC的过渡区平移。增加PMOS或NMOS宽度使VM分别移向Vdd或GND。这一特性非常有用，因为不对称的传输特性实际上在某些设计中是所希望的。如输入信号Vin的零值受噪声严重干扰。若使这一信号通过一个对称的反相器，则会产生错误的输出值。这可以通过提高反相器的阈值来解决（加强p管），结果得到一个正确的响应。

5.3.2不对称VM

输入信号Vin的零值受噪声严重干扰。若使这一信号通过一个对称的反相器，则会产生错误的输出值。这可以通过提高反相器的阈值来解决（加强p管），结果得到一个正确的响应。

5.3.3VTC与VDD的关系

1.当接近100mV时，我们开始看到门的特性变得很差。

2.VOL以和VOH不再等于电源的两个电平，并且过渡区的增益接近-1。

3.为了能达到足够的增益以用于数字电路，必须使电源至少等于热电势（室温时为25 mV）的两倍。当低于这一电压时，热噪声也会成为一个问题而可能引起不可靠的工作。这意味着使CMOS反相器工作在100mV 以下的惟一方法是降低环境温度，或者换言之，冷却该电路。

5.3.4噪声容限

5.4CMOS反相器的性能：动态特性

5.4.1计算电容值

一、覆盖电容 $C_{gso}$ ， $C_{gdo}$

二、栅沟电容 $C_{gc}$

三、源、漏PN结电容

（1）底板电容

（2）侧壁电容

四、两级反相器串联

（1）栅漏电容：（米勒等效）

（2）扩散电容（pn结电容）

（3）连线电容

（4）栅电容（第二级）

5.4.2传播延时：一阶分析

计算反相器传播延时的一种方法是对电容的充（放）电电流积分。

一、充放电在Vdd~Vdd/2或0~Vdd/2时mos等效电阻计算

电阻与宽长比成反比。

下图现象解释：

形成尖峰的原因：（1）栅和漏之间的电容两端电压差不会突变，栅极增加，漏极也会随之增加；（2）当漏极随栅极电压增加时，漏与体的之间的pn结正偏（不得了），钳制了Vout的上升。

二、将等效电阻R展开

总结上图：当VDD很大时，其对延时的影响较小；当VDD接近2VT时，其对延时的影响大。

三、减小延时的方法：

（1）减小负载电容CL：门本身的内部扩散电容、互连线电容和扇出电容。（细致的版图设计有助于减少扩散电容和互连线电容。优秀的设计要求漏扩散区的面积越小越好。）

（2）增加晶体管的W/L比：这是设计者手中最有力和最有效的性能优化工具。但是在采用这一方法时要当心：增加晶体管尺寸也增加扩散电容，因而增加了 CL；事实上，一旦本征电容（即扩散电容）开始超过由连线和扇出形成的外部负载，增加门的尺寸就不再对减少延时有帮助。它只是加大了门的面积，这称为自载效应。此外，较宽的晶体管具有较大的栅电容，这就增加了驱动门的扇出系数，从而又反过来影响它的速度。

（3）提高Vdd。如图所示，一个门的延时可以通过改变电源电压来调整。这一灵活性使设计者可以用能量损耗来换取性能。然而，增加电源电压超过一定程度后改善就会非常有限，因而应当避免，同时对可靠性方面的考虑（氧化层的击穿,热电子效应）也迫使在深亚微米工艺中对电源电压要规定严格的上限.

四、小结：

（1）传播延时需要电容充电VDD/2，为什么增大VDD后需要冲更多的电，为什么可以减小传播延时？：增大VDD可以让电流（充电速度）以平方形式增大，而需要冲的电荷量线性增加，故。

为什么VDD很大时，增大VDD对延时改善会不明显？：充增大VDD可以让电流（充电速度）以平方形式增大；同时会出现速度饱和，速度饱和后充电速度与VDD成线性，所冲电荷量也与VDD成线性，故VDD越大，对延时改善越不明显。

（2）为什么反相器减小VDD可以增大增益？：模集中，推算gm公式可知，gm与Id的-1/2成正比，故增大VDD增大了Id，减小了增益。

5.4.3从设计角度考虑传播延时

一、定性分析p管尺寸对延时的影响

至今我们一直使PMOS管较宽，以使它的电阻与下拉的NMOS管匹配。这通常要求PMOS和 NMOS的宽度比在3〜3.5之间,采用这一方法的目的是设计一个具有对称VTC的反相器并使由高至低与由低至高的传播延时相等。然而这并不意味着这一比值也得到最小的总传播延时。如果对称性和噪声容限不是主要的考虑因素，那么实际上有可能通过减小PMOS器件的宽度来加快反相器的速度！

以上说法的理由是，虽然使PMOS较宽因充电电流的增加而改善了反相器的tPLH较小，但它也由于产生较大的寄生电容而使tPHL变差。当这两个相反的效应都存在时，必定存在一个晶体管的宽度比使反相器的传播延时最优（最小）。

二、对一中的问题定量计算

三、尺寸对延时的影响

Cint代表反相器的自载即本征输出电容，它与NMOS和PMOS管的扩散电容（结电容）以及栅漏覆盖（密勒）电容（电容未接地要用米勒等效接地）有关。Cext是外部负载电容，它来自扇出和导线电容，Req代表门的等效电阻。

我们建立一个起上式中的各种参数和尺寸系数S之间的关系。尺寸系数S把反相器的晶体管尺寸与一个最小尺寸的反相器（作为ref门）的晶体管尺寸联系起来。本征电容Cint如包括扩散电容及密勒电容，它们都正比于晶体管的宽度。因此，Cint=S•Ciref（电容随尺寸等比升高）。门的电阻与参考门的关系为Req=Rref/S（电阻随尺寸等比减小）。

结论：

（1）反相器的本征延时tp0与门的尺寸无关，而只取决于工艺及反相器的版图。当不存在任何（外部）负载时，门的驱动强度的提高完全为随之而增加的电容所抵消。

（2）使S无穷大将达到最大可能的性能改善，因为这消除了任何外部负载的影响，使延时减到只有本征延时值。然而任何比（Cext/Cint）足够大的尺寸系数S都会显著增加硅面积。

总结：

其实就是增大尺寸带来的电容增大（仅增大管子电容S*Cint，未增大外部电容Cext，而与延时有关的是总电容）和电阻减小对延时的影响是相反了；尺寸小时，电阻对延时的改善其主要作用，尺寸逐渐增大时，带来的电容增大的影响和电阻减小的影响逐渐一致。故引出反相器链！

四、尺寸解决不了的问题反相器链来解决

一、先引入γ，为本征电容与栅电容的比值；（原因是栅电容与本征电容都与尺寸成正比，故其比值一定，γ只与工艺有关。）

反相器的延时只取决于它的外部负载电容与输入电容间的比值。这一比值称为等效扇出f。

每级的等效扇出都相同时，总延时最小。

接下来确定多少级时，延时最小：

扇出值越大，级数越少，越节省面积。故一般选比3.6稍大的4.

五、输入信号不是突变的情况。（了解即可，暂不深究）

5.5功耗、能量和能量延时

5.5.1动态功耗

一、功耗简介

动态功耗pdyn：充放电电容引起。

通过观察得岀：在由低至高翻转期间CL被充以电荷CL•VDD。提供这些电荷需要从电源得到等于CL•VDD2 （=Q x VDD）的能量。存放在电容中的能量等于CL•VDD2 /2。这意味着由电源提供的能量只有一半是存放在CL上的，另一半则由PMOS管消耗了。注意，这一能耗与PMOS 器件的尺寸（因而也与电阻）无关！在放电阶段，电荷从电容上移去，因此它的能量消耗在NMOS 器件中。同样，这一能耗与NMOS器件的尺寸无关。总之，每一个开关周期（由L-H和H-L 翻转组成）都需要一个固定数量的能量，即CL•VDD2。

减小电容的方法：

（1）减小电源电压VDD

（2）减小实际电容或翻转活动性f0→1：由于在一个组合逻辑电路中大部分的电容是晶体管电容（栅电容和扩散电容），因此在进行低功耗设计时保持这部分电容最小是有意义的。这意味着应当保持晶体管有尽可能或合理的最小尺寸。但这无疑会影响电路性能，但这一影响可以通过逻辑或结构上的加速技术来弥补。晶体管尺寸应当放大的惟一情形是当负载电容由外部电容（如扇出或导线电容）占主导地位的时候。

二、减小（一）中功耗的技术

低功耗技术：增大尺寸（级数），减小VDD（保证延时没有变大。）

三、另一种动态功耗——直接通路电流引起的功耗

考虑一个静态CMOS反相器在输入端发生由0-1的翻转。首先假设负载电容很大，所以输出的下降时间明显大于输入的上升时间。这种情况下输入在输出开始改变之前就已经通过了过渡区。由于在这一时期PMOS 器件的源漏电压近似为0,因此该器件甚至还没有传导任何电流就断开了。在这种情况下短路电流接近于零。考虑相反的情况，就是输岀电容非常小，因此输岀的下降时间明显小于输入的上升时间。PMOS器件的源、漏电压在翻转期间的大部分时间内等于VDD，从而引起了最大的短路电流(等于PMOS的饱和电流)。这显然代表了最坏情况的条件。以上分析的结论在图 5.32中得到证实，图中画出了在由低至高翻转期间通过NMOS管的短路电流与负载电容的关系。

结论：使输出的上升/下降时间大于输入的上升/下降时间可以使短路功耗减到最小，但输出的上升/下降时间太大会降低电路的速度并在扇出门中引起短路电流。这个例子很好地说明了只顾局部优化而不管全局是如何会引起不良后果的。！！！即需要输入变化的快一点！！！

解决方案（全局）：

短路电流功耗可以通过使输入和输出信号的上升/下降时间匹配来达到最小。在整个电路层次上，这意味着所有信号的上升/下降时间应当保持在一定范围内不变。使一个门的输入和输出上升时间相等就这个具体的门本身而言并不是一个最优的结果，但却能保持整个短路电流在界定的范围内。当负载电容太小时，功耗主要来自短路电流。对于非常大的负载电容值，所有的功耗都用来充电和放电负载电容。

这张图不太理解。。。。

5.5.2静态功耗

主要来源：

（1）源和漏与衬底之间pn结的反向饱和电流；

应当知道结的泄漏电流是由热产生的载流子引起的。它们的数值随结温而增加，并且 呈指数关系。在85°C（民用硬件通常规定的结温上限）时，泄漏电流为室温时的60倍。因此保持一个电路总的工作温度较低是所期望的目标。由于温度与消耗的热及散热机理有很大的关系，因此要达到这一目的只能通过限制电路的功耗或使用能支持有效散热的封装。

（2）晶体管的亚阈值电流；

阈值电压越是接近0 V，则在Vgs = 0V时的泄漏电流越大。为了抵消这一效应，器件的阈值电压一般应当保持足够高。

亚阈值电压升高带来的矛盾：随亚微米工艺尺寸的缩小，同时出现了电源电压降低，因而这一方法受到挑战。降低电源电压同时保持阚值电压不变会造成性能的严重损失，特别是当Vdd接近于2Vt时，解决这一性能问题的一个方法是同时降低器件的阈值电压。可惜的是，阈值电压的最低值是由所允许的亚阈值漏电流的数量所决定的，如图5.35所示。因此阈值电压的选择代表了在性能和静态功耗之间的权衡取舍。电源电压的继续降低预示着新一代 CMOS工艺的出现，但它也迫使阈值电压更为降低.从而使亚阈值导电成为功耗的主要来源。因此能生产具有迅速彻底关断特性的器件的工艺技术将变得更加引人注目。后者的一个例子是绝缘体上硅（SOI, Silicon-on-Insulator）技术，它的MOS管具有一个接近理想60mV/十倍电流的斜率系数。

阈值的下限在某种意义上是人为决定的，一个静态CMOS电路的泄漏电流必须为零的概念是不正确的。无疑，漏电流的存在会减小噪声容限，因为逻辑电平不再等于全部电源电压，但只要噪声容限在一定范围之内，这不算什么严重问题。自然，泄漏电流使静态功耗增加，但它可以用降低电源电压来补偿，这又可以不降低电路的性能而通过降低阈值电压来达到，结果使动态功耗以平方关系下降。对于0.25 umCMOS工艺，以下两组电路配置得到相同的性能：3V电源~阈值0.7V; 0.45V电源~阈值0.1V，但是后者的动态功耗要小45倍!因此选择正确的电源值和阈值电压值需要再次权衡利弊。最佳工作点取决于电路的活动性。当存在相当大的静态功耗时，非常重要的是使不工作（nonactive）的模块暂时断电（powered down）以免静态功耗成为支配因素。暂时断电（亦称待机状态）可以通过切断该工作单元与电源线的连接或降低电源电压来完成。