VL2 异步复位的串联T触发器

最新推荐文章于 2024-09-04 11:31:55 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/m0_58080224/article/details/130367570

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`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q  
);
//*************code***********//
    reg data_r;
    always@(posedge clk or negedge rst) begin
        if(!rst) 
            data_r <= 1'b0;
        else if(data)
            data_r <= ~data_r;
        else
            data_r <= data_r;
    end

    always@(posedge clk or negedge rst) begin
        if(!rst)
            q <= 1'b0;
        else if(data_r)
            q <= ~q;
        else
            q <= q; 
    end


//*************code***********//
endmodule